个人笔记二：数电篇

上一篇模电本来只是写着玩的不小心写嗨，写了1万余字。不得不感叹前人智慧啊，希望在数电再续前缘。

1.数字量：时间和幅值都离散

2.集成的基础技术：数电，集成后那么多的晶体管，要是运用模电知识分析，那就太复杂了

3.电子技术：处理信息和能量转换

4.信息：信息量与编码（数制（n进制）和码制）

5.n进制导致正负需要1位编码，，码制与数制的结合，混合编码导致计算问题，因此采用补码进行计算。补码是符号位即表示正负又可以表示数值，即最高位有负的权值。

补码能成功的原理：4位数，最小是负-8：1000（第四位权是负的，后面都是正的想要负的最大故都是000）；最大是正7：0111；而1000+0111=1111等于-1，计算成功；

如果想用补码表达负1的话，显然最高位1定死，定死后权值为-8，则后续3位应该是7（111）。

正1加负1：1111+0001=0000（在正数运算不改变符号位是正常运算，正负数运算时负数补码加上正数就相当于权位加上了正数是符合运算逻辑的）

特殊情况：正数溢出，负数相加；只有位数足够那就不会有问题（即数值位不要溢出到符号位）

补码规则：负数，原码数值位取反加1；正数就是原码，要注意补码范围是不对称的

6.n进制的信息量：lognM，待定，自己补充

7.用二进制编码的码制叫BCD码，如果每个信息的编码位数相同叫等长编码

编码方式可能导致冗余，导致计算结果不在码制里（8421码的缺陷）

8.格雷码：相邻编码只有一位变化；ascii：7位2进制编码

9.变长编码：如哈夫曼编码

1.逻辑代数分析问题的前提就是对事物进行编码

2.运算规则背诵百分百可以借助概率论的事件（注意是事件不是概率公式）背，但是理解就得单独理解因为证明得单独证，如概率论的吸收率A A=A，其他没啥新鲜的了，公式完全和概率论的一样

3.但是有高级公式，花时间可以从基本公式证明，但是背诵后事半功倍，因为让证明容易让一样看出来难，如A+A反B=A+B，证法，左边取两次反用摩根；如AB+A反C+BC（DEF。。。。）=AB+A反C，证明是用（A+A反）乘上BC（DEF。。。。）；

4.数字电路最重要的基础定理之一：代入定理，逻辑式中的A可以被另外一个不含A的逻辑式代替等号仍成立：应用：公式的拓长证明如摩根的拓长

5.原来这么久以来记忆摩根的方法就是反演定理：0变1，1变0，与变或，或变与就可以得到取反的结果

6.从设计到抽象：真值表；真值表到逻辑式：找1；从逻辑式到电路，会化简

7.记忆同或异或用与或非的表达式

8.最小项：与形式，可以理解为真值表输入的每一行，有2^n种（因为每一个变量只有A与A反两种故是n），显然逻辑式是选取几个最小项相加

最小项的编码方式：m0表示000，即全是反。m7表示111

显然最小项之间是互斥的，即对于一组输入只能有一个最小项与之对应，对应成功时该最小项为1。任意两个最小项相与必为0

只有一个输入变量不同的（相邻）的最小项，可以通过逻辑式化简发现相与可以消去不同的那个即出现了（A+A反）乘某某。意义：化简逻辑表达式简化电路

9.既然逻辑式一定能写成最小项之和，根据摩根定理一定也能写成最大项之积。每一个最大项代表了输出为0的那一行真值表，如A+B，仅在A，B全为0时输出0

因此最大项的编码方式与最小项相反，M0表示A+B，恰好是m0的取反；因此假如有一个用最大项表示的逻辑式，他实际上是编号对立的哪些最小项乘积（感觉逻辑有点混乱，有机会再看看吧）

10.公式化简：运用基本公式和常用公式和代入定理，需要强大的经验，故只在早期应用，后期用卡诺图解决了

11.卡诺图：让表达式相邻的最小项在几何上也相邻，画法：在上一级卡诺图增殖后先添0再添1，如下

上一级是2变量00，01，11，10。三变量就是2变量增殖，00 00；01 01；11 11； 10 10；增殖后的4组每组里面先添0后添1第二组先添1后添0

画出来卡诺图后，根据逻辑式，出现的最小项填1；如果逻辑式不是最小项之和那就判断是不是输出为1就好

画圈可以叠加因为：A+A=A

画圈0少可以圈0

原理：2个可以合并，4个2组合并后若仍相邻则又可合并两组，8个则是4个为一组，所以没有6个的情况。

圈1最后是或式，表示为多个最小项均输出1，其他情况输出0-->有一个最小项存在即可输出1，故是相或

圈0最后是与式，表示为多个最小项（卡诺图就是最小项的图）使得输出为0，其他情况下输出1-->有一个最小项存在输出0，这与或相悖，所以应该是或非，然后用摩根变成最大项相与。

辅助化简：无关项（任意项，取值不影响输出；约束项，不可能取到）

12.卡诺图适用4以下变量，多变量有计算机用列表法

1.为什么要出现数字化：如果允许小数点的出现，那么零点几的误差将会累加，而且即使用了数字化都有可能出现误差。数字化：允许差质量输入但是保持高质量输出

2.模拟与数字：输入0，1不可能真的跳变，排除掉误差允许区一定会有无效区；同时输入信号经过电路一定会带来时延，同时导线也是干扰产生的来源之一

3.01产生电路：二极管：电平有偏移，因为固定上拉电阻所以负载能力受限

4.CMOS电路，C表示一种互补工艺，PN沟道一起使用，由于UGS电压需要在两端加电压导致逻辑上容易构造的是反相器，例如是PMOS，只有输入0，S极接1，D极才能输出S极即输出1.

要分析CMOS反相器且不漏掉中间的INVAID态，最后的方法就是把上下管的曲线叠加，交点就是工作点，把交点单独全部画出一个曲线发现性质很好（不在斜坡时电流很低）但是还是有一个斜坡中间还有尖峰电流

5.输入噪声容限：前一级输出高质量0，1的下限比这一级输入可接受的低质量01的下限差，VDD可以提高噪声容限，但是尖峰电流会提高从而提高功耗

6.输入级需要保护电路防击穿

7.时延：可算要记

8.动态功耗，与时延相关，有时延-有RC-有电容充放电-有功耗

9.CMOS与或功能更多的是去理解为串并联，搭配PMOS一定是上拉，NMOS一定是下拉构造电路，同时认为NMOS是输入A，PMOS是输入A反。

要会抽象串并联，串是与，或是并，如果逻辑式是ABC+A反BC，则是ABC串并上A反BC，出现A反是PMOS，而出现最小项则输出是下拉0。

10.设计思路1：要使NMOS导通一定是原变量，使得输出为0，若将电路分为上拉和下拉部分，则如果是AB反使只能加非门处理

1.带缓冲级的CMOS电路，使得输入输出特性好，所以外部与非实际上是或非内部

2.线与：用线的搭建实现与运算，会烧管子。

3.解决线与的一个方法用OD门（在原本的门电路输出端外加NMOS管使得他有输出低电平能力没有输出高电平能力）（两个OD门输出导线相连然后接上拉电阻，10一个通一个断输出低，00两个全断才输出1），OD门还可以提高输出电压，使用OD门的前提是外加上拉电阻

要会算上拉电阻，自己去看

4.TG门：双向模拟开关；三态门：带EN，可输出高阻，三态门多个线与做总线时要注意避免线与因为没有开漏，另外还有双向三态门（读写）

1.多射极输入的三极管为与门，相当于3个发射结二极管并联，输出是1个集电结，基极上拉电阻

2.TTL为什么还是用的非逻辑，我们知道CMOS用非是因为管子特性天然造成的，以及确实需要非逻辑；答案是由于输出端造成的：原本想要带负载强是需要互补输出的，但是这样需要2个电源；所以TTL采用推挽输出，同时在中间加倒相级用于驱动

3.饱和为什么会有压降：双正偏本来想是会抵消掉电压，但是会有集电结不会完全抵消会有残余势垒，深度饱和时为定值，同时还有体电阻，所以最后深度饱和时有压降，大约Vce=0.3V

4.TTL典型与非门控制原理：前提高电平3.6V，电源5V，低电平0.3V

利用饱和压降0.3V实现开关（压降尽可能小），先向倒相级管子V2输入大ib使之深度饱和，深度饱和的情况将ie用于驱动V5管子，从而使V5也会深度饱和，V5所接上管截止所以输出饱和电压（低电平）0.3V；上管截止的原因，采用了复合管，V2的集电极1V驱动第一个管子后发射极输出1-0.7V驱动V4上管故截止；

输入端低电平时（注意是0.3V不是0V），这个时候原本会输入V2管的大电流被V1管自身消化了，故V1管深度饱和，可知V2截止，并导致V5截止，剩下的部分为普通的射极跟随电路输出3.6V（5-1.4）。

为什么带负载能力强：射极跟随输出电阻小；深度饱和时输出电阻也小。

为什么TTL与非开关速度快：切换工作状态时，电流方向瞬间改变，使得上一个工作状态存储的电荷快速消散，另外对于输出极推挽式也会造成比较大的瞬时电流改变。

中间态：线性区：V2通V5不通，高电平输出驱动电压下降；转折区：V5也通了，高电平驱动电压迅速下降

门槛电压UT（1.3V）使得V5管导通，但是一般不用这个，用开门电压当输入大于等于开门电压时输出低，小于等于关门电压时输出高；开关门可理解为输入电压能容忍的下限和上限。

5.低电平噪声容限：UNL=UOFF-UIL，原本是0.3V才认为低电平，但是关门电压却是0.8V这样就有0.5V的容限；

高电平噪声容限：UNH=UIH-UON

6.输入特性，显然输入低电平小于UT时流出TTL，对上一级形成倒灌叫灌电流；输出高电平大于UT，流入TTL，对前一级形成拉扯叫拉电流。拉电流时输入端的发射结应该是反偏的所以这个电流不应该大，也叫做输入漏电流，故一定要在输入端钳位一下电压。

7.输入电压往往采用对地加个电阻提供电压，但是电压会后续V2，V5里的PN结钳位，不会大到和电源一样。

8.扇入扇出系数：扇入值输入端个数，扇出系数指输出端个数，这个的确定要根据电流来。

计算方法分为低电平扇出系数和高电平扇出系数，因为低电平的输入电流比较大所以一般都是以这个为准。扇出系数为No=ILmax/IIS，这是最坏的情况，目的是防止倒灌电流太大

9.漏电流虽然不好但是他也是驱动电流的一种！！！

10.平均延迟时间，1/2(tPHL+tPLH)，tPHL和tPLH表示输出电压高跳低和输出电压低跳高的时候产生的延时（0.5倍电压时刻相减）

11.TTL悬空高，CMOS不能悬空

1.组合逻辑电路：任何时刻输出取决于该时刻的输入，不存在环

时序：有记忆，可以没有输入，自启动

2.设计电路关键：用代入定理！！！！！注意关键路径短时延短，代入定理会造成一级一级；不用代入定理设计的话最后只有最小项构成的与或式，关键路径最短

3.分析问题方法，全章最重要知识点：

（1）逻辑抽象，定输入输出，搭配编码，例如红绿灯的显示情况进行编码

（2）写真值表（2*）把抽象出来的东西写成硬件描述语言

（3）写逻辑式（3*）直接给软件搭电路

具体体现：物理量编码处理译码物理量

4.普通编码器：任何时刻只对一个数据进行编码，8个位置默认0，摁下一个位置变成1，输出3位的二进制编码表示这个位置。显然这个真值表不全，存在大量无关项（即物理背景下不可能出现的情况）

设计方法：列真值表化简出逻辑式

优先编码器：允许多个1出现，但是可以设置优先级，用无关项进行化简。

显然不管是普通还是优先都是不全的，虽然普通的物理背景限定了不允许同时按下，但是还是会出现默认态，全是0的情况；优先编码器也是虽然真值表已经很全了但是还是没对全0时的输出进行处理

优化：加选通，加全0时的输出端，同时输入采用A反，因为反相器可以缓冲，就算是输入A，实际上也是用了2个反相器

5.8-3到16-4：高八位是否工作端去控制低八位端，高八位是否编码端当作输出第4位，低3位则是两片同一位的与非，同时做出一个新的是否编码端

6.10-2进制编码器，照样画真值表就行。不同的是8-3是3位输出全被用完了，这

里有剩所以全0情况没必要多添一位输出去编码

7.译码器：把二进制编码翻译成另外一种编码如3-8编码，所有输出均是最小项，

把上图的与运算优化成下图的与阵列

大规模时用到

8.译码器还有一个意义，他译码出了最小项而最小项是逻辑式的最小单元因此如果不管电路复杂程度，n位译码器搭配或门能组合出所有逻辑式

9.七段译码器：LT反，灯测速，有效时所有灯点亮；RBI反，灭零，消掉小数和高位0；即输入又输出：TTL工艺特有，RI反灭灯；RBO表示RBI有效时有效，便于级联。

任意项举例：对于七段译码器可以输入大于9的数，这个时候在输出把输入大于9的情况屏蔽掉这样对于译码器来说这个就是任意项了

10.数据选择器：数据处理部分很重要的部件，已经和门电路一个地位了，待选数据为和开关位数有关系，4选1扩成8选1：多出来的地址位用S。

11.准备好一半的最小项就能表达所有逻辑式，因为一旦多出来一个就会变成相邻然后就一定可以化简，假如原有ABC，加入ABC反就意味着把一个变量就相当于AB与1，把C变成高电平即可。

引申：n位地址（有2^n个最小项）输入的MUX，一定能构成输入变量n+1位的组合函数，因为原本是有2^n次方个最小项了，如果把数据为也用进来，就变成（A1A2A3）D0，变成了高一位变量的最小项，但是这样会少了D0反这个变量，但是最后以为达到了一半所以问题不大。

12.译码器实现逻辑式优点是可以多输出，MUX只能单输出，但是却有已经帮我们把最小项相互或起来的优点

13.多位加法器：串联导致tcd和tpd差别太大，解决方法，不考虑代入定理把逻辑式拆开，但是放弃了模块的复用，难以扩展（超前进位加法器）---》进一步解决采用时序电路

14.加减复用，利用正数补码是原码，负数补码后可以相加，补码还原回去一样是取反加一，1000例外

15.竞争-冒险：同时变化时导致的错误，可能会出现尖峰脉冲，Y=A+A反，Y=AA反（其他取值固定下后若存在这两个），因为A与A反之间必存在延时

消除方法接入滤波电容；加入选通端，让信号稳定时再观测；增加冗余使得Y确定，Y=AB+A反C，当BC为1时会出现竞争冒险所以：Y=AB+A反C+BC，使得在BC为1时值确定；

或者优化逻辑式：会出现竞争冒险的情况其实是卡诺图原本画的圈出现了相切，把相切部分圈一起引入冗余

1.可编程逻辑器件出来的背景：通用型功能定死，需要自己去设计搭配；专用型，单次流片数量少成本高。可编程逻辑器件（PLD），生成时通用，使用时专用。

PLD：就像一个电子面包板，内部准备好了大量的数字电路的基本模块。搭线（综合）交由EDA工具，ps：大规模逻辑器件连线问题本身就是一个大问题了。

2.EDA发展：CAD--CAE--EDA。发展是和电子技术相互扶持的

3.EDA使得电路软件化，例如IP软核就是一个程序包。另外使得一个描述形式发生了很大改变，以前学习中电路描述都是以图的，现在变成了HDL语言了。

4.EDA使用的时候记得进行设计验证（ps：老师的一句名言，一定要先保证小闭环正确，防止大闭环出错）

5.HDL具有并行性，电路特性天然带来的不会按顺序

1.时序电路：需要memory器件，且这个器件需要load控制，因为系统不是任何时刻都是有效信号，load信号就是时钟，要根据后方的组合逻辑电路传输延时时间定

2.触发器：两条线去记忆：（1）触发方式（电平，脉冲，边沿）（2）逻辑功能（RS，JK，D，T），对于一个触发器完整描述应该是两条线各选一个去组合

3.万物之源：两个反相器首尾相连，引入正反馈存值。但是单纯反相器无法输入起始。因此改成或非门并引出R（置零）S（置一）全0开始锁存，全1输出全为0但是RS信号是会消失的，消失的顺序影响了输出，称为不定，QQ反四端。

或非变与非，则是R反，S反，不定态同为1。

4.把第三点出来的电路RS再用与非门和CLK相连起到时钟作用

5.与时钟有关信号，同步信号，无关叫异步信号

6.D触发器：在RS触发器那把RS通过反相器捏一起，丢了00锁存情况。需要保持RS，但其实没差反正不输入信号TTL对外也是高电平，CMOS则会选一个输入。

7.电平时钟控制信号的一个缺点：假如要求摁下反相，那摁下就会一直反相，因此需要边沿时钟信号：实现方法：两个触发器用相反的电平时钟控制，前电平不变信号会一直卡着（主从触发器）也叫脉冲触发。

8.CLK是下降沿，CLK反才是上升沿。不定态还是有，上升下降沿指的是前开后闭的后一布，前闭后开数据输出。正常读真值表是指后一步，因此如果后一步的时候主触发器变了，该真值表不能用。

9.JK触发器，解除不定态，主从RS触发器，Q反引回到J（RS的S端），Q引回到K（RS的R端），在同为1时相与变成10情况。Q是1，Q反是0，则会强迫输入RS为10，Q是0，Q反是1则会强迫为01。因此起到颠倒上一个置零置1状态。

10.JK的缺点也可以说是主从第8点提到的缺点解决后反过来还是缺点，即主从RS构成D，主触发器会影响输出，而JK主从触发器主触发器不会影响输出，因为输出会把JK一端封掉。（这一段思路好混乱）总之JKD不能乱用真值表，自己去思考吧。

11.nmd，边沿触发不加圈是上升沿触发，怎么不去死。另外脉冲触发器虽然也是边沿时改变输出，但是从第8点到第10点都能发现JK，RS的输入改变会产生影响。依然是电平敏感。因此才有了边沿触发器，采样输入只在边沿采：利用了D触发器丢了RS00锁存的情况，D触发器只会在时钟变化时锁存，对边沿敏感。

因此电平D触发器的主从结构就是边沿触发器的一种

12.边沿触发器：用CMOS电路实现，采用了TG门，注意使用高阻态

1.描述：

（1）特征方程：Q*=f（S，R，Q），约束条件RS=0

（2）状态转换图/有限状态机，Q用圆圈，一次触发用箭头，触发时的条件写在箭头上，可以出现任意，如J=1，K=X

（3）触发方式/符号

（4）真值表

以上4点都有讲到才算完整

2.T触发器；0不变，1翻转，作用：分频，计数。实现：JK接一起变T

3.数据信号早来晚走，有建立时间和保持时间。

4.时序好难，但是还得掌握，等后续补充这段吧

1.时序逻辑电描述：

（1）输出方程，纯组合的输入输出关系

（2）驱动方程，组合电路根据输入输出给时序电路输入

（3）状态方程，时序电路的输入输出（输出给了组合电路）

2.同步电路与同步信号不一样：同步电路是指所有触发器采用同一个clk，异步电路没有统一的时钟（同步异步有尖峰电流问题，使用还是有异步的应用）

3.时序电路类型：

（1）mealy：Y=f（X，Q）

（2）Moore：Y=f（Q），描述的相关性不是指没有输入

4.写3个方程注意：

（1）输出和驱动是组合电路的，Q不会变。即不能把Q拆成触发器的输入。（PS：TTL高电平不是3.6，有钳位。）

（2）一般先写输出方程这个最好写，写完写驱动方程即输入X，输出Q的方程。而一般不写Q=什么什么，而是J1=f（Q），J2=f（Q）便于后续写状态方程

（3）状态方程先要会背触发器的方程，如Q*=JQ...把J用Q消掉即可

5.利用状态方程和输出方程写真值表（状态转换表）：Q    |Q* ，Y，

6.画状态转换图：由于初态可能未定，所以一定要找出单独出来不参与循环的状态。触发器个数决定了状态个数（2^n）

状态图链接时xx/Y标识，且要在旁边表示mealy：（圆圈里Q1Q2顺序）圆圈外XX/Y；Moore电路把圆圈外的东西推进去。

7.可以自启动，上电后能从无效态进入有效循环

8.上述分析适用与同步电路，异步没通法，建议放弃分析，看波形图或者选定一个初态按顺序硬分析

9.常用模块主要两类：寄存器和计数器

10.移位寄存器：D边沿触发器级联，换RS边沿和JK边沿改一下输入方式就好。优化串联的超前进位加法器，采用一个全加器进位存起来自循环，输出到移位寄存器

电平触发不存在节拍式不能用来做移位；主从的就可以实现

11.移位寄存器功能拓展：核心采用了MUX

左右移动，因为原本触发器的方向不能改变，所以改变了输入数据的顺序。

另外还可以加并行输入功能，异步清零功能，还可以自保持

12.裁剪循环圈改计数器，方法要注意是异步还是同步清零/置数。用判断Q达标去清零时信号会一闪而过，存在需要窄脉冲展宽的方法（锁存）

13.进制扩大，天然喜欢用异步去级联。奇怪的进制的话往大了级联然后去裁剪循环圈。

如果要同步级联的话需要并行进位。

1.时序电路的设计方法：最重要的一部分
（1）抽象问题，定状态，写状态转换表和图

（2）状态化简：两个状态在相同的输入下都有相同的次态可合并。

（3）状态编码，编码后画（2^n+1）张卡诺图，写方程，Q1*，Q2*，Y,显然在未选定触发器时Q与Q*的方程是列不出来的

（4）确定触发器类型,

根据Q*=f（X，Q）的方程整理出形如触发器的标准方程的形式，形如的那部分：可以变成J=XQ这样的。

到此可以画电路图了

（5）检查电路是否能自启动，如果列卡诺图里有出现无关项才需要，出现的时候可以放弃化简达到避免。

检查：把无效带代入方程判断

1.有限状态机局限性：问题不同硬件不同。解决方法：图灵机，有限状态机处理读写，而存储空间是“无限“的。

2.掩膜ROM：出厂时定死了与或阵列所以能读到的数据固定了，像游戏卡带就是这种

3.PROM（可编程ROM）：阵列连接全给你连了，连接方式为熔丝。只能写一次，写错就废，且不能更新。

4.用紫外线（还有其他方法）可擦除ROM（EPROM）：基本电路还是和之前一样，连接用了MOS管，是否对栅极充电荷改变连接。写入是雪崩击穿，擦除是紫外线泄放。麻烦点：擦除和写入方式不一样，有效期有限。

5后来有电可擦除E^2PROM:多一个E就是电的意思，写入不变，擦除是多加一个mos管用电脉冲，但是降低了集成度。

6.把E^2PROM的选通管优化掉就是Flash

7.以上都是组合电路且总体结构是不变的：与阵列移除地址涉及到的所有最小项，定死，变得是或阵列，存储容量：地址字数（2^n）*输出位数(2^m)。

9.RAM，可高集成的时序电路，读写速度很快。ROM部分与或阵列单独译码省线了。1维变2维了

(1)SRAM:静态，每个读写模块是时序电路，占4个管子，相比与ROM集成度小。

（2）DRAM：动态，利用电容减少SRAM里的管子，但是电容会掉电丢数据，所以有动态刷新数据的方法。

10.扩展

（1）字数够，位数不够，扩展级联增加IO就行

（2）字数不够，位数（扩展后是够的）：把级联的ROM，按访问需求选通就好

1.PLD是最能体现集成度的器件，源于PROM。但是ROM是输出最小项之和这是可以化简提高集成的。

2.FPLA：与或都可以编程达到提高集成的方式（不用每个都加熔丝了）。另外要实现时序的话在输出加触发器然后把触发器回引到输入。

3.PAL：后来想想没必要提高集成改回了熔丝。与阵列可编程，或阵列固定（不用阵列用或门），活跃了10年导致花样很多，但是输出结构各自定制使用起来封装一致内部功能却不一致就被淘汰了

4.GAL：优化输出模块：OLMC输出宏模块，统一了输出结构；另外引入了电可擦除。但是还是与可编程，或不可编程。

5.EPLD：提高GAL的集成度。

6。CPLD：颠覆性的思想，摆脱了与或阵列，采用模块化。且以前编程模块是单独的，现在可以在线可编程/在系统可编程了，提高编程接口。编程电压会高于工作电压，利用升压泵。采用E^2PROM.

内部众多小模块：

（1）GLB：采用GAL或者PAL

（2）IOC：把这些小模块连起来

7。FPGA：和CPLD类似也是用模块化

（1）CLB，没有采用GAL或PAL，里面含有LUT（查找表也就是真值表），DFF（D触发器负责时序部分），MUX（提供多种数据来源）

（2）SM：全局布线开关。决定了谁和谁连

因为LUT是SRAM，所以掉电丢失，但是一般FPAG会搭配ROM里，可以上电后从ROM读。

1.记录一句话：分析问题时要先定性分析再定量分析。因为可能你定量分析出来的公式在特殊情况下根本不成立。

2.施密特触发器：用于优化边沿特性方便产生方波。另外方波有毛刺难以通过加电容解决，用施密特也很好

3.单稳态触发器：稳态和暂稳态，分为：积分微分，可重复触发不可重复触发。

4.波形发生：

（1）环形振荡器：最简单的是3个非门回环，依靠传输延迟时间，虽然不靠谱但是他简单啊。

（2）改善环形振荡器：中间加RC积分使得他占大头，问题是电容第一次是空到满，后面就不是空到满了是充一会放一会循环。因此不加电容在某一级而是跨接在两级使得一端电压不定死

ps：电路中的电阻不仅是充放电，也是解除钳位

（3）施密特反相器构成多谐振荡器，引入了负反馈和RC。实际上就是把环形振荡器3个反相器变成一个，普通的反相器边沿特性不好才没有那种设计。

占空比调节用二极管单向导电性和可调电阻。

PS：TTL工艺和CMOS工艺分析时的区别是有无电流

5.多谐振荡器利用RC导致会有精度问题--石英晶体，天生在特定频率阻抗很小（选频）

把石英放在多谐振荡器里就能很好的优化频率；另外单独使用滤出来的频率是正弦，需要施密特。

1.555定时器：数模混合IC，唯一集成的IC TIME MACHINE

（1）3个5k电阻分压作为2个比较器的门限电压

（2）两个比较器去驱动一个锁存器，锁存器输出加个与非门异步置零，同时这个信号去驱动一个OC门，再把这个信号反相作为输出

（3）输入模拟信号，输出数字信号

（4）置零2/3电压是关键点，置1是1/3是关键

（5）Vco可改一个比较器的门限电压

2.施密特反相器：把555输入接一起

3.多谐：有施密特了自然就可以有多谐，利用OC门充放电电容，不影响实际输出

4.单稳：也能，自己看，还解决了重复触发的问题

5.脉冲太宽，用微分电路

1.DAC：

（1）权电阻网络，应用求和运放电路把电流通过电阻加起来。要求电阻精度高

（2）倒T型：只有2种电阻，应用开关改变输入的电阻。实际上应用比较广的

（3）双极性输出：偏移

（4）误差：参考电压，运放，开关，电阻网络

2.ADC

（1）首先要采样，量化，编码

（2）特别快的AD，价格特别高，直接比较型：定好量化规则，然后电阻网络分压去电压比较器，像池子倒水，后面还得编码成二进制编码，他没有采样保持（S/H）电路有采样保持电路的采样波形是台阶型，没有的就是一点一点的，规模很大

（3）反馈比较型ADC：给一个D给DAC产生比较电压

1）逐次渐进型，提高比较效率

（4）双积分型ADC，模拟量变成时间量，然后在这个时间内按固定频率进行计数，同样需要S/H电路

1.卡诺图圈0本质上是：m1+m2=F反，因此用最小项的化简方法后反演成最大项

2.最大最少圈法

3.A+B+C不是111，而是M0！！！！

4.无关项：ABC=0，则111不能取画X，其他正常

5.逻辑门触发器属于SSI，译码器等组件是MSI，ROM等是LSI和VLSI

6.TTL，低电位是0.3，高电位是3.6V，饱和压降是0.3V，导通是0.7V，转折点是阈值电压UT，输出高低电平是人为规定的，Uoh，UOL；开门电压和关门电压是输入的，UON，UOFF

噪声容限：UNL=UOFF-UIL，UOFF要比0.3V高才有噪声容限；UNH=UIH-UON，UON要比3.6V低才有噪声容限，另外不一定是3.6，0.3这里只是用了UOH和UOL的值

7.扇入扇出,OC门上拉电阻设计有空看看之前的笔记！！！！！十分重要

8.tpd：平均传输延时时间，等于（高电平跳变延时+低电平跳变延时）/2

9.MOS不用不能悬空，电烙铁要接地

10.竞争：出现A+A反，A*A反时不管A如何变换输出恒为高，但是实际上A与A反不同步，输出有延时，F不是高而会出现负脉冲，称为0型冒险，正向毛刺为1型冒险；

另外同一个门，两个输入信号方向相反变化时由于过度过程不一样也有可能有毛刺，多变量的冒险叫功能冒险。

11.识别除了A+A反，A*A反，还有卡诺圈如果相切处未被其他卡诺圈包围则可能出现一个圈跳到另外一个圈可能有101变化，另外就是实验法确定了；

消除可以加滤波电路但是会改变边沿特性，或者加选通稳态再读取数据，或者加冗余项

12.状态表，特征方程，状态图，波形图，次态卡诺图，状态化简表，激励表

13.钟控：电位触发：有效电平时接收数据，不是则维持不变，T触发器会有空翻现象，时钟在2tpd到3tpd之间

主从触发器防止空翻，有效电平主接收从锁存，无效电平主锁存从接收，JK主从由于会从输出反馈到输入，所以主接收的时候从可能会把主锁存主导致只能一次翻转。锁存现象不一定存在要具体分析从的Q有没有使得主锁存，解决方法是窄脉冲CLK防止干扰

JK主从正常工作需要6tpd，求频率时记得倒数

14.边沿触发使得抗干扰能力强，D触发器至少需要5tpd，JK需要3tpd

15.读图，电位触发的CLK是高电平有效，主从触发但是没有边沿特性的叫CP，是下降沿变化，电位叫C1，边沿主从有三角，不加小圈是上升沿立即变化

1.时序电路三个方程：输出，驱动或者激励，状态，X是输入，Z是输出，Y是反馈进时序电路的输入

2.米里MealyZ=F（X，Q），摩尔Moore，Z=F（Q）

3.逻辑方程式就是那三个方程：Z=F（X，Q）Qn+1=H（Y，Q），Y=G（X，Q），

状态转换表：109页，Moore有简化转换表，状态图需要在旁边标注；

4.（1）输出方程不要后扩，激励方程把所以触发器的都写出来，J0=，J1=。。。

（2）状态方程写出来，后把上面两个方程代入得到X，Q关系

（3）列状态表画状态图

（4）画波形图再逻辑分析：同步异步，模4，可逆，计数器，减法器，脉冲分配器，序列信号发生器，判断自启动等

5.对于未知的电路要去设计，主要是设计同步：

（1）建立原始状态图和状态表，首先需要确定输入输出变量再去设置状态S0，S1，S2等后画mealy等状态图和状态表

（2）进行状态化简，状态数目直接影响到触发器个数，M个状态需要的个数n由2^n-1<M<=2^n决定；

（2）状态等价，相同输入进入各自的状态得到相同的输出和次态等价（相同或者次态交错即你变成我，我变你，或者互为隐含条件，两个状态转化到另外的两个状态不交错但是输出满足相同，这个时候如果这两个状态等价，转化后的2个状态也等价）

等价具有传递性，具有最大等价类概念，不等价的话本身就是最大等价类

（3）复杂化简用隐含表化简

（4）状态分配时，具有相同次态的现态（主要考虑），同一现态的次态，相同输出的现态尽量分配相邻的二进制编码

（5）选择触发器后确定激励和输出函数，次态卡诺图按现态1和0画一条线虚线分成两个子图，这样Qn+1=XQ反+XQ，可以得到J=K，K=X反等

（6）自启动检查：画状态图和状态表，不行的话得改变卡诺图圈法

（7）画电路逻辑图

1.态序表P153，

2.n位环型计数器由n位寄存器组成，D1=Qn反馈逻辑方程，输入方程是SR=Q3，n个触发器或者n哥移位器只能构成M=n的计数器，有2^n-n个无效态（循环移动那个1或者0，11，111，1111等，接法Q3接到SR右移端会移入SR的值）

3.扭环计数器，n位则由n个移存器构成，D1=Qn反，可以构成M=2n的计数器，无效态有2^n-2n个，不会有竞争冒险

（循环移动出来取反的结果Q3取反接到右移端）

扭环天然为使得频率下降2n倍，可以做偶数分频器，要计数分频的话那就Q2，Q3接到与非门给SR

4.序列信号发生器：序列最大循环长度为M=2^n,最长线性码是M=2^n-1

5.m序列码发生器：1出现2^n-1次，0出现2^(n-1)-1次，连1的数模是n，连0的数模是n-1，分布无规律，具有白噪声相似特性

6，RC电路从U0+到UT的时间tM=RCln（U无穷-U0+）/(U无穷-UT)

单稳态上面公式为RCln3=1.1RC,

7.地址译码实现与操作，存储矩阵实现或操作，也可以直接换成与阵列和或阵列

8.建立时间，转换精度，分辨率，转换速度；流程是取样保持，量化编码，有只舍不入和有舍有入法

9.全加全减设计方法就是列真值表，异或是=1，同或是=，或者异或取反，或门是>=1，与门是&，非门是1然后加个小圆圈。

半加器是输出进位但是计算时不带进位，进位用Ci+1，借位用Cn+1，输入进借位则不用加1

4.用38译码器实现逻辑函数，译码，脉冲分配，38译码器输出是取反，所以38译码器的Y0反=m0反，对Y0-Y7加少量门电路即可实现逻辑函数，由于取反特性采用最大项有时可以减少连线。

5.mux实现逻辑函数，数据选择，并串转换，产生序列信号，F=f（ABC），则令A1A0=AB，C为数据D，MUX的逻辑函数是Y=A1反A0反D0+A1反A0D1...把对于的MUX对于的数据对照着改就好

6.反馈清零法（异步，同步），反馈置数法