用 SystemVerilog 语言实现十六位比较器

上一篇文章有朋友在评论区指出了一些小错误，专门改正了重新发一下，感谢这位朋友。
我也只是刚刚入门verilog正在学习，有什么错误请各位指出并多多包含。

//比较器代码
module comp(equ, dir, a, b);
    input logic [15:0] a, b;    //a 和 b， 分别为 16 位；
output logic equ, dir;