- 博客(48)
- 资源 (5)
- 收藏
- 关注
RSS订阅原创 ADI评估板EVAL-AD9174开发记录---上
1、AD9174配置本设计采用AD9174，其是一款高性能、双通道、16位数模转换器(DAC)，支持高达12.6 GSPS的DAC采样速率。该器件具有8通道、15.4 Gbps JESD204B数据输入端口、高性能片内DAC时钟倍频器和数字信号处理功能，适合单频段和多频段直接至射频(RF)无线应用，本设计要求（1）200M用户数据，通道内插x6，主路径内插x8，总共48倍内插，实现fs=9.6GHz；（2）输入设备时钟频率为device clk=9600/16=600MHz，同时设备参考时钟=9600
2022-04-07 14:12:56
3494
3
原创 ADI评估板EVAL-AD9174开发记录---下
1、概述DAC正常工作的前提是电源以及时钟稳定工作，因此需要首先配置锁相环，根据ADI评估板EVAL-AD9174开发记录—上的时钟需求配置出需要的时钟频率，待时钟锁定后配置dac内部锁相环，NCO，jesd模式等寄存器，待dac配置完成后实现与FPGA之间数据link。2、HMC7044配置2.1、接口驱动时钟接口代码由ROM配置模块、操作维护配置模块和SPI接口组成。其中ROM配置模块用于存储时钟和时钟的上电配置数据；操作维护配置接口则用于接收从操作维护接口送入的配置数据，并转换为SPI接口所
2022-04-07 14:12:46
3805
9
原创 AD9208调试记录（简略版）
设计选用推荐型号AD9208实现，AD9208 是一款低功耗、高带宽 16 位、1.0GSPS 双通道模数转换器 (ADC)。该器件经设计具有高信噪比 (SNR)，可提供 -159dBFS/Hz 的噪底，从而协助应用在宽瞬时带宽内实现最高动态范围。支持 JESD204B 串行接口，数据传输速率高达 10Gbps，每个 ADC 可支持 2 或 4 条通道。已缓冲模拟输入在大大减少采样保持毛刺脉冲能量的同时，在宽频率范围内提供统一的输入阻抗。可选择将每个 ADC 通道连接至数字下变频器 (DDC) 模块。AD9
2022-04-07 14:12:15
5803
5
原创 基于FPGA实现异步串口UART
1、UART硬件1.1、逻辑电平1.1、电平转换芯片2、UART协议2.1、串口参数2.2、通信时序2.3、系统时钟3、基于FPGA实现UART协议3.1
2021-11-30 10:58:17
5930
2
原创 基于XILINX Spartan6开发AD9914之AM调制（下）
1、前言AD9914基本配置以及工作模式和数字调制方法见：基于XILINX Spartan6开发AD9914之数字调制（上）本节对于模拟调制方式仅介绍有AM调制2、配置目标3、串行端口配置寄存器同基于XILINX Spartan6开发AD9914之数字调制（上）4、并行端口传输数据本节采用并行端口配置模式，由于并行配置速率较快，方便用于各种参数的模拟调制，当使用串行寄存器配置时F[3:0]为4‘b0001，通过切换F[3:0]为其他参数。可以支持配置频率和幅度等信息，比如AM调制，首先F[3
2021-11-18 20:07:50
1832
原创 基于XILINX Spartan6开发AD9914之数字调制（上）
概述AD9914是一款带12位DAC直接数字频率合成器，能够产生高达1.4GHz频率正弦波，支持高数据率对相位、频率和幅度调谐字快速编程，支持串行和并行数据输入端口对内部寄存器进行配置，同时支持32位快速并行数据输入。内部功能框图如下所示：用户通过串口或者并口提供幅度、频率、相位等参数到DDS，产生的对应的信号并通过DAC发出，同时时钟支持外部提供直接采样时钟或者参考时钟(利用内部锁相环锁出采样时钟，吗注意内部锁相环VCO范围：2.4~2.5G)。...
2021-11-18 16:49:54
4179
6
转载 FPGA的快速除法及取余运算(Verilog)
转载最近使用SPARTAN3 时需要对数据进行取余操作，直接使用%取余之后仿真可以通过，但资源占用比较大最终bit生成失败，所以在原文https://www.sunev.cn/embedded/726.html寻求到更节约资源的做法，mark一下。FPGA快速除法及取余除法及取余运算，使用了 lpm_divide 功能（也就是直接用/和%运算符），效率确实很高，不过特别占用资源，如下图 所示。FPGA的快速除法及取余运算(Verilog)使用 lpm_divide 后的资源几乎被用完，为了减少
2021-11-18 14:36:44
31280
3
原创 XILINX 7series FPGA挂载DDR3之引脚约束
1、前言FPGA端挂载DDR时，对FPGA引脚的约束和选择并不是随意的，有一定的约束规则，一般可以通过利用vivado工具中的pin assignment去选择合适的位置辅助原理图设计。2、DDR3约束规则XILINX 7series FPGA支持高性能存储接口，对于DDR来说分为数据（DQ,DQS,DM）和控制（地址和控制信号）两类引脚，在和FPGA互联时，DDR数据部分以字节组为单位，即每8个数据线和对应的DQS和DM数据掩码作为一组，对于64位DDR来说就有8个字节组。DDR控制部分不分组，可以
2021-08-17 15:47:25
7255
转载 频谱仪的基本使用之RBW设置
转发https://blog.youkuaiyun.com/istrangeboy/article/details/105752852?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522162501743816780274133467%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fall.%2522%257D&request_id=162501743816780274133467
2021-08-16 21:07:31
5349
原创 认识SFP/SFP+/QSFP/QSFP+光模块
概述SFP（ small form-factor pluggable）称为小封装热拔插光模块，应用于电信行业和光通信，SFP/SFP+/QSFP最关键的区别在于速率上的区别，这是因为使用的协议不同，SFP是基于IEEE802.3和SFF-8472，传输速率能够达到4.25 Gbps，SFP+规范是基于SFF-8431最高传输速率可以达到16Gbps，相较SFP和SFP+的1路收发通路，QSFP和QSFP+增加到了4路，也就是数据速率提高4倍，如下所示光模块协议发展到不同过程中一些版本的速率和接口类型。
2021-06-24 21:48:03
68248
2
原创 XILINX 7series FPGA组成概述
概述FPGA是现场可编程逻辑，相较专用的ASIC集成电路，FPGA支持多次编程，使用上更加灵活，试错成本更小。XILINX FPGA组成由可编程逻辑资源CLB（包含LUT、FF等）、丰富的I/O资源、布线资源、时钟资源（CMT）、存储资源（BRAM）、底层嵌入硬件模块（运算单元DSP、高速收发器等）1、可编程逻辑资源CLBCLB在FPGA中最为丰富、CLB分为CLBLL (logic）和CLBLM（memory），CLBLL由两个SLICEL组成，CLBLM由1个SLICEM和1个SLICEL组成，
2021-06-13 17:02:03
2506
原创 认识PCIe---硬件篇
前言随着科技的发展，数据量需求增加，高速数据传输接口就显得越来越重要了，相较PCIe的前辈PCI的单端并行传输数据的方式，PCIe采用高速串行传输数据，采用差分信号降低共模信号干扰，采用更高的时钟并将时钟信号嵌入数据流中，而不是单独的时钟信号，这样就避免了时钟产生的时延等问题，高速串行传输代替并行是大势所趋，像高速AD/DAJESD数据接口也是一种串行传输的方式。和PCI并行总线架构不同PCIe是点对点的连接方式，每组链接称为一个link，包含1-16条lane（x1，x2，x4，x8，x16），P
2021-06-11 15:38:47
10574
原创 降低接口速率之多相数据的概念
前言在电子行业发展过程往往会受很多硬件限制，由于基带处理速率的限制在高速数据应用中往往会采用多相技术降低接口速率，比如实现模数转换的ADC器件，随着采样率提高数据速率增加，传统串行的传输方式必然导致接口速率随着采样率增加大幅度提升，本文简单记录下对多相数据概念的理解。多相数据抽取此时为了降低接口速率，通过在时钟的不同相位（相数x）提取采样数据，并将x相数据对齐后并行输出，从而实现将接口速率降低至fs/x运行。 如在AD9208工作在双通道模式，3000M采样率，下抽6倍，每个通道输出250M 2
2021-04-26 15:27:10
560
原创 PCB设计---叠层、布局、布线
1、概述随着高速PCB发展迅速，传统的洞洞板、双面板已经无法满足需求，速率达到5M以上就应该采用4层板以上叠层，以获取更好的信号质量，随着单板功能越复杂，PCB层数越高，那么如何分配叠层和走线位置呢。首先了解下PCB板的组成，如下图所示PCB板常常由铜箔、PP、CORE组成。一般表底层采用铜箔走线，内层采用CORE上的铜箔作为导电层，因为这样的组成结构，PCB层数就一定是偶数啦。 2、叠层的先决条件1、单板总层数单板总层数和器件数量，信号线密度、信号速率息息相关，根据这些信息可以估计单板层数，考虑分
2021-03-26 17:26:09
5025
原创 PCB线宽与过流计算公式
1OZ=35umPCB布线时首先要设置走线宽度，在此使用下式计算线宽与电流的关系:其中K–修正系数，一般覆铜线在内层时取0.024，在外层时取0.048;T–最大温升，单位为℃(铜的熔点是1060℃);A–覆铜截面积，单位为平方mil;大部分PCB的铜箔厚度为35um，即无特殊要求下d取35um， d=0.035/0.0254=1378mil。由I、K、T导出A，由A、d导出W。本文选择覆铜厚度为70um，10℃温升、5A:5=0.024 * 100.44 * A0.75A0.75=5
2021-03-16 10:52:20
4118
1
转载 信号完整性：PCB走线宽度变化产生的反射
转载于中国电子网https://bbs.21ic.com/forum.php?mod=viewthread&tid=440066&highlight=PCB%E8%B5%B0%E7%BA%BF%E5%AE%BD%E5%BA%A6%E5%8F%98%E5%8C%96正文：在进行PCB布线时，经常会发生这样的情况：走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。那么什么情况下可
2021-03-12 10:57:34
637
原创 硬件设计---认识二极管
1、认识二极管二极管是一种由半导体材料（硅，锗）组成的电子器件，具有单向导电特性，即一定正向电压加载在二极管两端，可以使得二极管导通，反向电压加载在二极管两端使得二极管反向截止，其单向导电性使得其具有整流效果，即将交流信号变换为直流信号，同时其正向导通反向截止特性也可以当做开关使用。 2、二极管电流电压关系但是实际中二极管使用并不是如此简单的线性关系，如下图，当正向电压小于0.4V，电流约为0，这意味着二极管处于截止状态，电路相当于断路状态，当电压大于0.4V时电流急剧增加，此时二极管导通，电路
2021-03-11 17:22:08
2560
原创 硬件设计之JTAG转USB转换芯片
前言实验室XILINX下载器常常存在不够用的情况，将下载器集成到PCB上这样调试时只需要一条USB线缆就行啦，再也不用到处找下载器了呜呜，XILINX FPGA支持JTAG最高优先级调试，因此只需要将JTAG转换为USB就行啦JTAG-SMT2-NCJTAG-SMT2-NC是一款XILINX专用的JTAG转USB2的转换模块，支持3.3V主电压供电，1.8V-5V JTAG信号，速率30Mbps。用户可以将XILINX JTAG直接连在转换芯片JTAG管脚，如果使用zynq系列芯片，推荐将GPIO
2021-03-10 09:38:17
6154
原创 认识USB-TYPEA/B/C/micro/mini
1、USB分类标准根据标准分类的话大致分为以下，不同协议对用户而言最大的区别就是速率上和物理上接口的区别，从USB3.2之后TYPE C就成为唯一支持的接口了，相较其他接口支持双通道传输。 接插件按照物理接插件分类如下： 2、接插件匹配USB接头配对说明，参考https://www.wiki-wiki.top/wiki/USBUSB协议和接插接对应关系： 3、管脚定义1、TYPE A/B 4 PIN 引脚1：电源。USB设备供电端口（+5V）。引脚2：接入南桥，传输
2021-03-09 11:02:16
5191
原创 USB2.0转TTL串口硬件实现
前言刚好做XILINX ZYNQ ultrascale芯片的硬件，为了方便PS开发，ZYNQ ULTRASCALE对外接出一组TTL串口，为了方便和PC连接，对外接口希望做成micro USB。概述串口即串行通信协议，数据bit级传输，异步串行同行UART是一种起止式同通信方式，通过停止位和起始位标志通信的开始和结束，从而实现通信，这里不做赘述，具体见UART，常见使用逻辑电平有TTL,RS232,RS485等逻辑电平,各自具有优势，如TTL/rs232单端信号，抗干扰能力差，支持全双工通信，RS48
2021-03-05 14:39:51
2538
1
原创 硬件设计---巴伦的选型、分类及应用
1、前言随着高速电路行业的发展，差分信号由于其抗共模干扰的巨大优势，在高速电路中应用非常广泛，但是当电路板之间的高速信号连接时我们常常使用同轴线进行连接，其屏蔽效果可以达到比较好的传输质量，但同轴线由于工艺只能做成单端信号的形式，那么在PCB板内传输的差分信号如何转换成单端信号对外接出呢？这个时候巴伦就发挥了作用，巴伦可以实现平衡端和不平衡端之间的转换、阻抗变换、共模电流抑制等功能。2、性能指标根据需求选择符合要求的巴伦，首先需要考虑其主要性能参数，尤其是高速ADC前端的巴伦，对其差分端幅度和相位不平
2021-01-18 19:40:09
6747
原创 A/D转换器主要性能参数
1、概述模数转换器性能参数是判定器件性能优劣的重要参考，因此了解性能参数对硬件选型来说是很关键的哦，本文对A/D转换器性能参数做一个概述，主要是从静态参数和动态参数两个方面出发。2、静态参数2.1 分辨率分辨率一般有8位、10位、12位、14位、16位、24位，分辨率越高那么可以分辨的电压越精确，为什么这样说呢，因为数字上最小变化量1LSB=Vref/2^n，参考电压可以使用内部或者外供参考源，n即ADC位数，由此公式就显而易见了，同时好的分辨率也可以降低量化噪声。2.2 转换速率转换速率是指
2021-01-10 16:20:15
14193
3
原创 ADC/DAC信噪比计算（单音/宽带信号）
转换器理论信噪比理想转换器对信号进行数字化时，最大误差为±1/2LSB，量化噪声近似于高斯分布，几乎均匀地分布于从DC至fs/2的奈奎斯特带宽。其量化误差可以通过一个峰峰值幅度为q(一个LSB的权重)的非相关锯齿波形来近似计算。现理论信噪比可以通过满量程输入正弦波计算，可以估计得到均方根量化噪声如下：因此，输入信号的均方根值为：因此，只考虑ADC量化噪声，理想N位转换器的均方根信噪比为：这就是信噪比SNR = 6.02N + 1.76dB的来源，考虑DC~FS/2带宽范围，并且有效位数增加1信
2021-01-08 22:18:46
15132
3
原创 常用RF连接器SMA/SMB/SMP/MMCX/BNC/TNC/2.92/2.4
1、前言通常在选用连接器时，主要关注其频率范围、阻抗、耐压值、驻波比、尺寸大小等，因此不同的连接器有着不同的属性适用于不同场景，现记录一下常用RF连接器。1.1、SMASMA接口有两种形式，分别如下所示，常规SMA“外螺纹+插孔”，“内螺纹+插针”，RP_SMA则相反，“外螺纹+针”，“内螺纹+孔”。一种是RF JACK也叫SMA_J即“外螺纹+插孔”，如下图所示： 一种是RF PLUG也叫SMA_K即“外螺纹+插孔”，如下图所示：常规的SMA频率通常能做到DC-18GHz，更精密的S
2021-01-08 16:06:12
51393
6
原创 XILINX Ultrascale/Ultrascale+ 高速收发器时钟MGTHREFCLK原语调用
1、概述2、高速收发器字面意思专用于收发高速数据，UltraScale架构中的GTY收发器是功率高效的收发器，在UltraScale FPGA中支持500Mb/s到30.5Gb/s的线速率，在UltraScale+FPGA中支持32.75Gb/s的线速率。每个GTY BANK包括四路收发通道，即一个QUAD，每个收发通道具有独立的通道锁相环CPLL，为收发数据提供参考时钟，每个QUAD还有两个共用的QPLL时钟资源可提供到四个收发通道。 每一组收发通道内部具有反馈均衡、校验、编解码、同步等模块。
2020-11-06 10:20:43
6757
原创 XILINX 7series/ultrascale IDDR/ODDR使用区别
概述今天基于U7s基带板的进行9174接口编写，根据需求规划时钟和DAC配置，目前实现时钟部分下板测试，由于FPGA换为XILINX KU系列，所以在使用原语的时候需要注意区别，简单记录如下。7 series FPGA1. buff单端缓冲器：IBUF 输入缓冲器IBUF_IBUFDISABLE 带使能的输入缓冲器IBUFG 时钟输入缓冲器IOBUF 双向bufferIOBUF_DCIEN 带DCI使能和EN使能的双向缓冲器OBUF 输出缓冲器OBUFT 三态输出缓冲差分缓冲器：I
2020-11-03 22:53:47
2977
原创 XILINX ZU系列FPGA PS-PL通过双口BRAM进行数据通信实验
前言emm最近开始学习ZYNQ PS部分开发，主要是想通过PS-PL BRAM通信接口学习一下在SDK上对PS内存的操作，实际上PL-PS之间通信即通过操作同一片地址空间实现数据通信哈，大数据量的通信通常用DMA实现，少量配置数据传输的话可以用block ram实现。1、VAVIDO搭建block design搭建BD主要是配置PS外围部分连接，包括PS和外设之间，PS和PL之间的连接，如图所示搭建BRAM所需最小外围连接，包括PS部分，复位模块，双口BRAM等模块。1️⃣zynq ps：配置PS
2020-10-23 19:13:25
2804
原创 Verilog 实现3/4wire spi时序
1、前言1.1、概述SPI是一种串行通信总线，支持全双工通信，相较I2C总线数据速率较高，一般为MHz级别，但缺点是不具备类似I2C总线的应答机制，SPI总线根据时钟极性和时钟相位的不同分为4种模式。① 时钟极性 ：CPOL=0 :空闲状态时，时钟SCK为低电平；CPOL=1 :空闲状态时，时钟SCK为高电平；②时钟相位：CPHA=0：数据再时钟奇数沿进行采样，在时钟偶数沿输出数据；CPHA=1：数据再时钟偶数沿进行采样，在时钟奇数沿输出数据；模式1：CPOL=0 ；CPHA=0；空
2020-10-22 22:10:06
2498
2
原创 VAVIDO中AURORA IPcore调用
AURORAAurora 协议是Xilinx公司针对高速传输开发的一种可裁剪的轻量级链路层协议，通过一条或多条串行链路实现两设备间的数据传输。Aurora协议可以支持流和帧两种数据传输模式，以及全双工、单工等数据通信方式，赛灵思提供8B/10B和64B/66B两种编码方式的IP CORE，其主要区别就是编码效率。下面主要介绍64B/66B AURORA。64B/66B AURORA如图所示，其是一种轻量级串行通信协议，用于设备间通过GTH/GTX/GTY收发器进行通信的串行协议，...
2020-10-21 16:00:27
2754
原创 硬件设计---PCB相关知识
1.1 板材选择PCB板材根据损耗级别可以分为：普通损耗板材、中损耗板材、低损耗板材和超低损耗板材，其中，低损耗及超低损耗板材就是我们通常所说的高速板材。普通板材常用FR4，高速板材常用TU系列，中损耗有F1，M1系列。1.2 单板层数在PCB设计之前，设计者需根据单板尺寸、单板规模，如信号数目、电源种类等，以 及EMC的要求粗略估计单板的信号层、电源层、地层的数目，从而获得单板的总层数。总层数越多，布线越方便，EMC性能越好，但成本也相应提高，因此，总层数的确定是系统权衡的过程。一般在P
2020-09-19 10:41:12
1199
原创 XILINX开发板KCU105使用aurora协议---下
aurora确定引脚位置和时钟之后，定制aurora ip core，打开对应example design工程，实际上在example中已经对
2020-09-18 23:49:15
3808
3
原创 XILINX开发板KCU105使用aurora协议---上
1、KCU105KCU105是XILINX 基于Kintex ultrascale系列的FPGA 开发板，提供丰富的扩展接口，如SFP/SFP+，网口，HDMI和4路SMA连接器的GTH端口，PMOD数据接口，FMC LPC/HPC，PCIE金手指等，且可以通过micro USB实现JTAG配置，本次需要实现SMA连接器的gth端口实现1lane、6Gbps lane速率的aurora 通信。2、XCKU040 GTH资源KU芯片型号为XCKU040-2FFVA1156,GTH资源如图所示，GTH资
2020-09-15 23:08:24
2855
原创 硬件设计---JTAG菊花链
1、常见拓扑1.1、星型拓扑星型拓扑采用集中式通信控制策略，所有通信均由中央节点控制，中央节点必须建立和维持并行数据通路，星型拓扑可以有效避免信号再多个负载不同步的问题，可以让负载上收到的信号完全同步，但是需要有足够的驱动能力。1.2、菊花链拓扑电子行业中菊花链是一种布线拓扑，也叫手牵手链接方式，只有相邻设备之间可以进行直接通信，不相邻设备必须通过其他设备中转，这样不会形成回路。菊花链一般适用较低速的信号，尤其是多负载菊花链的多重反射，所以菊花链的信号完整性比星形拓扑负载多了。2、JTA
2020-09-08 20:41:23
9861
原创 硬件设计---逻辑电平篇
1、概述在数字世界中只有“0”和“1”的概念，那么器件如何识别到高电平还是低电平呢，这就需要电平门限判决，这就是我们所说的逻辑电平，在高速电路设计中传统的单端逻辑电平已经无法满足数据传输速率需求，一个是电平幅度大，信号变沿耗费时间长，不适合传输频率高于200MHz信号，其次单端信号在传输路径上容易受到干扰不利于远距离传输，并且其功耗较大。因此适用于高速信号的差分电平逻辑出现了，典型有LVDS，低功耗，最高数据率高达3.125Gbps，但一般超过2Gbps我们会采用LVPECL电平逻辑或CML等，DDR存储
2020-08-13 22:44:14
4800
2
原创 调试之学生电源的使用
1、前言师妹，板子坏了，DAC没有输出啊！！咚咚咚跑下楼售后。。。发现是射频线坏了，换一根就好了。师妹，板子坏了，下不进bit啊！！咚咚咚跑下楼售后。。。发现是电源限流了，供电不足（本来调好限流结果被别人用的时候改了）比较明显的表现是下bit过程中电流爬升到一定程度后骤降，改一下限流就好了。所以就想简单的介绍一下学生电源吧2、学生电源使用如图为实验室常见的双通道学生电源，两路可调输出，一路固定输出，且可调通道有三种工作方式，每个通道的电流/电压实时显示在屏幕上（显示电流或电压通过选择开关选
2020-07-09 14:36:12
10300
1
原创 高速收发器测试之IBERT IP CORE的使用
前言使用JESD204B IP CORE时，将对应example design 复制到自己的工程时，example design中定义的XDC和我自己工程的XDC定义重复，GTH不知道该使用那些引脚导致gth复位的引脚错乱（表现在gth复位的引脚会有一个0.8V左右的直流偏置，有直流偏置的引脚和XDC定义引脚对应不上，导致jesd204链路一直无法link上），最后注释掉example design中定义的XDC就好啦~。过程中排查问题时使用IBERT做回环测试FPGA的高速收发器是否能正常工作，记录ib
2020-07-07 15:47:44
5561
1
原创 硬件设计---认识存储器篇
1、概述在高速电路设计中，存储器也是必不可少的哦，无论是缓存大量数据还是固化程序或者运行操作系统都需要存储器做硬件支持，一般按照易失性来分类的话，一般存储器总的来说可以分为两类，一类是ROM，属于非易失性存储器，也叫只读存储器，掉电后数据不丢失；一类是随机存储器，属于易失性存储器，一般也叫随机存储器，掉电后数据丢失(除了F-RAM，掉电不丢失，属于非易失性存储器)。随着存储技术的发展市面上有多种成熟存储器类型，各有特色，适合应用在不同的场所，我们先有大致的认识后，选型时才方便pick呀。2、非易失性存
2020-07-05 21:37:30
1302
原创 硬件设计---认识时钟篇
1、概述在数字电路中时钟是整个电路的心脏，电路的的一举一动都是根据时钟节拍下进行的，随着信息量逐渐提高，对硬件信息处理能力提出了更大的需求，时钟作为数字硬件的关键成员，其性能需要我们关注，尤其在高速电路设计中对模拟转换芯片对时钟性能有很高的需求，因此正确选择时钟是很关键的一步，前提是我们要了解时钟的关键参数咯。在数字电路中最常见的时钟元件有晶振和锁相环、时钟缓冲器等，简单了解下~2、晶振&晶体2.1、原理晶体具有压电效应，即在晶体两极增加电压，能使晶体发生机械变形，在晶体两极增加压力又能使晶
2020-06-24 14:16:38
5239
1
原创 调试之如何使用数字示波器
概述当前示波器分为模拟示波器和数字示波器两类，主要工作原理都是通过示波管像屏幕发射电子，发射的电子经过聚焦形成电子束打到涂有荧光物质的屏幕上，这样电子束打中的就会发出光来,从而显示出我们的波形。模拟示波器的优势是可以实时显示波形，数据更新快每秒捕捉几十万波形，而数字示波器的处理时间比较长，每秒只捕捉几十个波形，且数字示波器分辨率也没有模拟的高。但是数字示波器也有独特的优势可以进行波形触发、存储、测量等，一般我们常常用的是数字示波器，所以这里给我自己介绍一下哈哈。数字示波器数字示波器的原理主要分为两个部
2020-06-21 16:24:35
3222
IHI0022G_amba_axi_protocol_spec.rar
2020-04-06
pg066-jesd204.rar
2020-03-20
Understanding-the-Layers-in-JESD204B_ZQ.rar
2020-03-19
JESD204B_ZQ.rar
2020-03-15
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人