vcs综合问题汇总

1. Verilog 2005 IEEE 1364-2005 syntax used.
   …/tb/test.v, 351
   Please enable SystemVerilog or use -v2005 to support this construct:
   generate for loop with unnamed generate block.
   出现这个问题是因为测试代码写的内容为2005版的，vcs只能默认支持2001版的，所以需要在命令行增加-v2005或`-sverilog
   写法如下：

vcs -full64 -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed	\
-sverilog			\
../tb/*.v		\
../rtl/*.v		\
-debug			

或

vcs -full64 -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed	\
-v2005		\
../tb/*.v		\
../rtl/*.v		\
-debug			

注意要加到编译的测试代码前面
参考：
http://blog.chinaaet.com/weiqi7777/p/5100017757

2. Module “test” has `timescale but previous module(s)/package(s) do not.
   Please refer LRM 1364-2001 section 19.8.
   参考https://www.cnblogs.com/maxmaxmaxmax/p/13085744.html
   该文章指出VCS必须在编译的第一个模块中见到timescale指令，即需要先编译测试代码，后编译内部模块。