摸鱼宗宗主的博客

stream_data_fifo接口与普通的FIFO方案基本差不多，只是写数据端为AXI-stream从接口，读书节端为AXI-stream主接口。

同步复位同步的意思就是与控制时钟保持同步，因此，在设计中，寄存器接收的复位信号有效是在时钟的边沿触发的。实际上同步复位在altera的芯片中，是与数据一同接入一个组合逻辑电路，然后通过该组合逻辑电路，将最终的数据接入寄存器输入端。如下设计一个简单的同步复位电路：module Verilog1( input clk, input rst_n, output reg a);always@(posedge clk)begin if(!rst_n) a <= 1'b0; else