vcs仿真报错Illegal `timescale for module fifo.v “fifo_ctl“ has `timescale but previous module(s) do not

最新推荐文章于 2024-01-13 16:24:13 发布
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分类专栏： FPGA资料 文章标签： vcs verilog
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本文链接：https://blog.youkuaiyun.com/u011400634/article/details/124337413
在VHDL设计中遇到`timescale错误，通常是因为不同模块间缺少统一的时间尺度定义。解决方法是在每个模块顶部添加`timescale指令，如`timescale 1ns/1ps。确保所有模块都包含该指令，以避免编译错误。若已在顶层模块定义，其他模块仍需包含`resetall和`timescale以保持一致性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

报错如下：

Error-[ITSFM] Illegal `timescale for module fifo.v, 669  Module "fifo_ram" has `timescale but previous module(s)/package(s) do not. Please refer LRM 1364-2001 section 19.8.
在一个文件中有好几个模块，这些模块都要有一个timescale,如何添加呢，

先在最顶层模块上面添加一个`timescale 1ns/1ps

然后在第２个模块上面添加如下

`resetall
`timescale 1ns/1ps

然后在第３个模块上面添加如下

`resetall
`timescale 1ns/1ps

……………………，

如果不在最上面的模块添加`timescale 1ns/1ps就会报错

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