Verilog学习笔记4--结构化建模

一、结构化建模

根据所调用子模块的不同抽象级别，可以将模块的结构描述方式分成如下三类：
(1)模块级建模：通过调用由用户设计生成的低级子模块来对硬件电路结构进行说明，这种情况下模块由低级模块的实例组成。
(2门级建模：通过调用Verilog HDL内部的基本门级元件来对硬件电路的结构进行说明，这种情况下模块将由基本门级元件的实例组成。
(3)开关级建模：通过调用Verilog HDL内部的基本开关元件来对硬件电路的结构进行说明，这种情况下模块将由基本开关级元件的实例组成。

1.模块调用方式：
在Verilog HDL中，模块可以被任何其它模块调用，这种调用实际上是将模块所描述的电路复制并连接的。其中模块调用的基本语法格式是
模块名＜参数值列表＞实例名（端口名列表）；
例

同一模块被多次调用时，语法格式为：

也可以采用阵列调用的方式对模块进行调用，语法格式如下：
<被调用模块名><实例阵列名>[阵列左边界：阵列右边界](<端口连接表>)：
其中“阵列左边界，和“阵列右边界”是两个常量表达式，它们用来指定调用后生成的模块实例阵列的大小。