这篇博客介绍了Verilog语言的基础要素，包括空白符、注释符、标识符、转义标识符和关键字。详细讲解了数值的表示方式，如整数和实数，并阐述了数据类型，如物理数据类型中的连线型、寄存器型和存储器型，以及它们的声明和使用方法。内容深入浅出，适合初学者了解Verilog。
1.1语言要素
一、空白符
包括空格符（\b）、制表符（\t）、换行符、换页符
目的：为了程序的易读性
二、注释符
单行注释‘//’
多行注释以‘/*’开头到‘*/’结束
三、标识符
用来命名信号名、模块名、参数名等，可以是字母、数字、$、‘_’（下划线）的组合，但必须以字母或下划线开头
四、转义标示符
以'\'符号开头，空白结尾
五、关键字
verilog规定无法被用户定义
六、数值
| 状态 | 含义 |
| 0 | 低电平，逻辑假 |
| 1 | 高电平，逻辑真 |
| x或X | 不确定 |
| z或Z | 高阻态 |
（1）整数及其表示方式
| 数制 | 基本符号 |
| 二进制 | b或B |
| 八进制 | o或O |
| 十进制 | d或D |
| 十六进制 | h或H |
最低0.47元/天 解锁文章
扫一扫
3273
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
