Hardware ---SDRAM控制器

最新推荐文章于 2023-06-06 22:21:37 发布
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CC 4.0 BY-SA版权
分类专栏： 硬件原理 HDL硬件描述语言
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使用说明

  • SDRAM初始化代码说明：

    sdr.v : SDRAM模型
    sdram_init.v 初始化SDRAM控制器
    sdram_init_tb.v 初始化测试文件

  • 仿真时令：

    iverilog -o wave_sdram_init sdr.v sdram_init.v sdram_init_tb.v
    vvp wave_sdram_init
    gtkwave sdram_init_tb.vcd

  • SDRAM控制器代码说明：

    sdram_control.v ：SDRAM控制器
    sdram_control_tb.v ：SDRAM控制器测试代码
    sdr.v : SDRAM模型
    sdram_init.v 初始化SDRAM控制器

  • 仿真时令：

    iverilog -o wave_sdram_control sdr.v sdram_control_tb.v sdram_control.v sdram_init.v
    vvp wave_sdram_control
    gtkwave sdram_control_tb.vcd

代码
  • sdr_parameters.h 是SDRAM参数信息
/****************************************************************************************
*
*   Disclaimer   This software code and all associated documentation, comments or other 
*  of Warranty:  information (collectively "Software") is provided "AS IS" without 
*                warranty of any kind. MICRON TECHNOLOGY, INC. ("MTI") EXPRESSLY 
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*                limitation of liability for consequential or incidental damages, the 
*                above limitation may not apply to you.
*
*                Copyright 2005 Micron Technology, Inc. All rights reserved.
*
*	        	 bhoffman - 07/18/06
*
****************************************************************************************/

    // Timing parameters based on Speed Grade and part type (Y37M)

`define sg6a
`define den256Mb
`define x16                                          // SYMBOL UNITS DESCRIPTION
                                          // ------ ----- -----------
`ifdef sg6a                               //              Timing Parameters for -6A (CL = 3)
    parameter tCK              =     6.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK3_min         =     6.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK2_min         =    10.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK1_min         =    20.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tAC3             =     5.4; // tAC3   ns    Access time from CLK (pos edge) CL = 3
    parameter tAC2             =     7.5; // tAC2   ns    Access time from CLK (pos edge) CL = 2
    parameter tAC1             =    17.0; // tAC1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tHZ3             =     5.4; // tHZ3   ns    Data Out High Z time - CL = 3
    parameter tHZ2             =     7.5; // tHZ2   ns    Data Out High Z time - CL = 2
    parameter tHZ1             =    17.0; // tHZ1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tOH              =    3.0; // tOH    ns    Data Out Hold time
    parameter tMRD             =     2.0; // tMRD   tCK   Load Mode Register command cycle time (2 * tCK)
    parameter tRAS             =    42.0; // tRAS   ns    Active to Precharge command time
    parameter tRC              =    60.0; // tRC    ns    Active to Active/Auto Refresh command time
    parameter tRFC             =    60.0; // tRFC   ns    Refresh to Refresh Command interval time
    parameter tRCD             =    18.0; // tRCD   ns    Active to Read/Write command time
    parameter tRP              =    18.0; // tRP    ns    Precharge command period
    parameter tRRD             =     2.0; // tRRD   tCK   Active bank a to Active bank b command time (2 * tCK)
    parameter tWRa             =     6.0; // tWR    ns    Write recovery time (auto-precharge mode - must add 1 CLK)
    parameter tWRm             =    12.0; // tWR    ns    Write recovery time
`elsif sg7e                               //              Timing Parameters for -7E (CL = 3)
    parameter tCK              =     7.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK3_min         =     7.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK2_min         =     7.5; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK1_min         =     0.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tAC3             =     5.4; // tAC3   ns    Access time from CLK (pos edge) CL = 3
    parameter tAC2             =     5.4; // tAC2   ns    Access time from CLK (pos edge) CL = 2
    parameter tAC1             =     0.0; // tAC1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tHZ3             =     5.4; // tHZ3   ns    Data Out High Z time - CL = 3
    parameter tHZ2             =     5.4; // tHZ2   ns    Data Out High Z time - CL = 2
    parameter tHZ1             =     0.0; // tHZ1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tOH              =     2.7; // tOH    ns    Data Out Hold time
    parameter tMRD             =     2.0; // tMRD   tCK   Load Mode Register command cycle time (2 * tCK)
    parameter tRAS             =    37.0; // tRAS   ns    Active to Precharge command time
    parameter tRC              =    60.0; // tRC    ns    Active to Active/Auto Refresh command time
    parameter tRFC             =    66.0; // tRFC   ns    Refresh to Refresh Command interval time
    parameter tRCD             =    15.0; // tRCD   ns    Active to Read/Write command time
    parameter tRP              =    15.0; // tRP    ns    Precharge command period
    parameter tRRD             =     2.0; // tRRD   tCK   Active bank a to Active bank b command time (2 * tCK)
    parameter tWRa             =     7.0; // tWR    ns    Write recovery time (auto-precharge mode - must add 1 CLK)
    parameter tWRm             =    14.0; // tWR    ns    Write recovery time
`else `define sg75                        //              Timing Parameters for -75 (CL = 3)
    parameter tCK              =     7.5; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK3_min         =     7.5; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK2_min         =    10.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tCK1_min         =     0.0; // tCK    ns    Nominal Clock Cycle Time
    parameter tAC3             =     5.4; // tAC3   ns    Access time from CLK (pos edge) CL = 3
    parameter tAC2             =     6.0; // tAC2   ns    Access time from CLK (pos edge) CL = 2
    parameter tAC1             =     0.0; // tAC1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tHZ3             =     5.4; // tHZ3   ns    Data Out High Z time - CL = 3
    parameter tHZ2             =     6.0; // tHZ2   ns    Data Out High Z time - CL = 2
    parameter tHZ1             =     0.0; // tHZ1   ns    Parameter definition for compilation - CL = 1 illegal for sg75
    parameter tOH              =     2.7; // tOH    ns    Data Out Hold time
    parameter tMRD             =     2.0; // tMRD   tCK   Load Mode Register command cycle time (2 * tCK)
    parameter tRAS             =    44.0; // tRAS   ns    Active to Precharge command time
    parameter tRC              =    66.0; // tRC    ns    Active to Active/Auto Refresh command time
    parameter tRFC             =    66.0; // tRFC   ns    Refresh to Refresh Command interval time
    parameter tRCD             =    20.0; // tRCD   ns    Active to Read/Write command time
    parameter tRP              =    20.0; // tRP    ns    Precharge command period
    parameter tRRD             =     2.0; // tRRD   tCK   Active bank a to Active bank b command time (2 * tCK)
    parameter tWRa             =     7.5; // tWR    ns    Write recovery time (auto-precharge mode - must add 1 CLK)
    parameter tWRm             =    15.0; // tWR    ns    Write recovery time
`endif

   // Size Parameters based on Part Width

`ifdef den64Mb
    `ifdef x4
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      10; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       4; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `elsif x8
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =       9; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       8; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `else `define x16
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =       8; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =      16; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       2; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `endif
`elsif den128Mb
    `ifdef x4
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      11; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       4; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `elsif x8
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      10; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       8; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `else `define x16
        parameter ADDR_BITS        =      12; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      12; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =       9; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =      16; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       2; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `endif
`elsif den256Mb
    `ifdef x4
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      11; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       4; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `elsif x8
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      10; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       8; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `else `define x16
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =       9; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =      16; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       2; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `endif
`else `define den512Mb
    `ifdef x4
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      12; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       4; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `elsif x8
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      11; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =       8; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       1; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `else `define x16
        parameter ADDR_BITS        =      13; // Set this parameter to control how many Address bits are used
        parameter ROW_BITS         =      13; // Set this parameter to control how many Row bits are used
        parameter COL_BITS         =      10; // Set this parameter to control how many Column bits are used
        parameter DQ_BITS          =      16; // Set this parameter to control how many Data bits are used
        parameter DM_BITS          =       2; // Set this parameter to control how many DM bits are used
        parameter BA_BITS          =       2; // Bank bits
    `endif
`endif
    // Other Parameters
    parameter mem_sizes = 2**(ROW_BITS+COL_BITS) - 1;
  • Sdram_Params.h 是SDRAM控制器宏定义
// 地址和数据位宽
`define  ASIZE   13   //SDRAM地址位宽
`define  DSIZE   16   //SDRAM数据位宽
`define  BSIZE   2    //SDRAM的bank地址位宽

//操作命令{CS_N,RAS_N,CAS_N,WE}
parameter   C_NOP = 4'b0111,  //空操作命令
            C_PRE = 4'b0010,  //预充电命令
            C_AREF = 4'b0001, //自动刷新命令
            C_MSET = 4'b0000, //加载模式寄存器命令
            C_ACT = 4'b0011,  //激活命令
            C_RD = 4'b0101,   //读命令
            C_WR = 4'b0100;   //写命令


////////////	133 MHz	///////////////
/*
parameter	INIT_PRE	   =	26600;       //初始化等待时间>100us,取200us
parameter	REF_PRE		=	3;           //tRP  >=18ns,取30ns
parameter	REF_REF		=	10;          //tRFC  >=60ns，取100ns
parameter	AUTO_REF		=	2000;         //自动刷新周期<64ms/4096=15625ns
parameter	LMR_ACT		=	2;           //装载模式寄存器到可激活延时（2个时钟周期）
parameter	WR_PRE		=	2;           //WRITE re
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SDRAM-control
11-21
SDRAM的控制器源码
SDRAM control
w85550640的博客
07-11 778
FPGA学习——SDRAM 控制器设计（一）2016年7月11日       SDRAM：同步随机动态存储器(SYnchronous Dyamic Random Access Memory)。 同步是指芯片工作同步一个时钟，发送命令和传输数据；动态区别于静态，需要不断刷新存储阵列保证数据不丢失；随机是指数据可以自由寻址存储，不是必须线性依次存储。       经过上面的描述，可以知道，SDRAM在一
Sdram_Control_4Port.rar
07-07
多端口SDRAM控制器RTL级(verilog)代码，采用异步时钟，适用于各种SDRAM芯片，可以根据实际需求以及sdram带宽进行多端口的添加来实现多个模块间的数据交互。
sdram control ——本文为转载
weixin_34289454的博客
04-09 153
sdram controller 在信息处理中，特别是实时视频图像处理中，通常都要对实现视频图像进行处理，而这首先必须设计大容量的存储器，同步动态随机存储器SDRAM虽然有价格低廉、容量大等优点，但因SDRAM的控制结构复杂，常用的方法是设计SDRAM通用控制器，这使得很多人不得不放弃使用SDRAM而使用价格昂贵的SRAM。为此，笔者在研究有关文献的基础上，根据具体情...
sdram controller 初始化
weixin_44101336的博客
04-11 493
sdram controller 初始化 首先对SDRAM进行初始化，可以阅读其芯片手册，初始化时序如下： 初始化命令时序以及后面读写命令时序如下所示： 可以看到 1、上电和时钟稳定需要至少100us，这里设置为200us； 2、预充电（所有bank），时间TRP； 3、自刷新，时间TRC； 4、自刷新，时间TRC； 5、模式寄存器配置，时间一个CLK； 上述1-5阶段都具有相应的命令编码，相应的命令编码如下所示： 在进行模式寄存器配置时，sdram接口的物理地址充当的是模式寄存器的值，如下所示：
sdram.rar_SDRAM Controller_SDRAM控制器_sdram_sdram vhdl
09-24
在VHDL（Very High Speed Integrated Circuit Hardware Description Language）中实现SDRAM控制器，开发者需要利用VHDL的结构化特性来描述逻辑行为。这通常包括定义时钟分频器、状态机、地址发生器、命令序列逻辑和...
SDRAM.zip_SDRAM控制器_sdram_sdram vhdl_vhdl
09-21
本压缩包中的"SDRAM.zip_SDRAM控制器_sdram_sdram vhdl_vhdl"文件集合，主要包含了使用VHDL语言设计的SDRAM控制器以及相关的测试平台。SDRAM控制器是系统与SDRAM之间的桥梁，负责管理和协调对SDRAM的访问，包括读取...
sdram_SDRAM控制器_trafficd1i_
09-30
标题“sdram_SDRAM控制器_trafficd1i_”可能指的是一个特定的 SDRAM 控制器设计项目，其中“trafficd1i”可能是设计的内部标识或功能模块名称，可能与数据流管理和传输效率有关。这个控制器是用 VHDL（VHSIC ...
DDR SDRAM控制器的VHDL代码已经测试.zip
08-31
在这个名为"DDR SDRAM控制器的VHDL代码已经测试.zip"的压缩包中，我们很可能找到了一个已经过验证的VHDL实现的DDR SDRAM控制器设计。这个控制器是实现与DDR SDRAM通信的关键组件，负责管理读写操作、地址映射、时序...
SDRAM contreoller控制器自刷新模块
weixin_44101336的博客
04-11 2755
sdram controller 自刷新模块 首先明白为什么SDRAM需要自刷新模块，数据断电易失性，所以需要不断刷新来保持数据的有效性。 其次刷新周期为多少如下图所示：64ms/8192=7.8us=390CLK，即执行刷新命令时，至多需要间隔这么多个周期。 最后刷新时序如下所示： 1、送A0-A12给物理地址端口，送precharge命令到物理命令端口； 2、等待20ns（一个CLK）送AUTOREFRESH命令到物理命令端口； 3、根据时序图要执行两个自刷新命令，但是实际可以只执行一个也没问题；
SDRAM单字节读写仿真测试
瞎想的博客
08-30 1656
仿真测试的所有文件
SDRAM控制器记录
NoNoUnknow的博客
06-06 92
奇妙报错，数据写入读出正常，但是为什么提示已激活？
（8）uboot之DDR SDRAM理解 五
yxq1280257646的博客
11-23 950
Samsung DDR2 SDRAM 时序 读时序 读过程的抽象时序图* 时序 写时序 写过程的抽象时序图* 刷新时间 刷新时序 对于多个bank同时打开行时，为了控制功耗只能启用4个bank，需要开启下一个bank则要关闭上一个bank。 *： ...
SDRAM的tRCD、CL、tAC的定义
SunnySummer_Embedded的专栏
12-03 7543
我们知道对于SDRAM来说，如果要向L-BANK中的某一单元写入数据的话首先需要给出片选信号，接着是选中某一个L-BANK，再是写入行地址（L-BANK的选择与行地址同时发出），然后才是对列地址中的存储单元进行写操作（列地址与读写命令同时发出），在行地址有效到我们发出列地址及读写命令中间，由于芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）而造成的一个固定延迟我们称之为tRCD，即
SDRAM控制器操作时序
无知人生,记录点滴
01-29 5147
此为学习http://dengkanwen.com/137.html整理的笔记，侵删！ SDRAM工作原理 内部的状态跳转图 我们所需关注的几个地方： 1）粗黑线表示在该状态下会自动跳转到另一个状态，细黑线表示需要给命令才会跳转。 2）我们重点关注的几个地方： IDLE 状态到WRITE 状态： ​ 1) 在IDLE 状态需要先给ACT 命令激活某一行，此时处于Row
FPGA SDRAM接口设计（三）设计实现
phflovelt的博客
09-22 3928
一、设计要求 本设计是在做ov7670摄像头采集数据流时，以SDRAM作为缓存使用，因此这里才使用SDRAM对其进行介绍和设计。 在对ov7670摄像头数据存储时，SDRAM采用冲突读和冲突写模式，cas延时为3，冲突长度为8。能正常对不同地址、不同bank进行读写。 二、设计思路 程序主体框架采用状态机编写，主要有以下几个状态：空状态（NOP）、预充电状态（PRECHARGE）、刷新状态（REF）、加载模式寄存器状态（MODE）、空闲状态（IDLE）、激活状态（ACTIVE）、写状态（WRITE）
手把手带你实现SDRAM控制器（带Verilog代码）
weixin_54358182的博客
09-07 7367
SDRAM芯片需要配合专门的控制电路使用才能发挥功能，这一节我们将一步步分析，使用Verilog搭建一个SDRAM驱动控制器。
mybatis-plugin is not activated yet解决办法
仰望星空
07-20 4599
mybatis-plugin is not activated yet解决办法 mybatis-plugin要收费了 mybatis-plugin激活
LPC2478学习笔记——SDRAM篇
E-Make Studio
11-20 4520
<br />         最近在弄MF的移植，但老是运行不了，搞了很久才发现SDRAM有问题，于是重新写了LPC2478的外部SDRAM的初始化代码，在MDK中单独调试没问题，弄到MF中就出现问题还是运行不了。我板上的SDRAM是16位宽的，ARM模式32位宽，是不是这个原因还在研究中，先把测试代码贴上吧。<br /> #include <lpc24xx.h> #include "type.h" /********************EMC Macro********************
VHDL实现DDR SDRAM控制器设计与仿真
本文将详细介绍VHDL编写的DDR SDRAM控制器的知识点，以及相关文件的作用。 首先，DDR SDRAM（Double Data Rate Synchronous Dynamic Random Access Memory）是一种随机存取存储器技术，能够在时钟信号的上升沿和...
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