RISC-V --rocket-chip generator介绍及其仿真使用

最新推荐文章于 2025-06-19 09:25:47 发布
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分类专栏： RISC-V 硬件原理
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本文链接：https://blog.youkuaiyun.com/weixin_42683993/article/details/89106876
本文介绍了如何使用rocket-chip generator进行RISC-V的电路构筑和仿真，包括编译Verilog代码、运行C/C++程序，并提供了详细的操作步骤。在仿真C程序时，通过火箭芯片生成器可以查看程序执行的波形，帮助理解时序模型和RISC-V汇编指令。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

最近工作使用 rocket-chip generator 仿真非极大值抑制算法（C语言编写），分析其时序模型和riscv汇编指令，这里将rocket-chip generator的使用方法总结一下

说明：使用的rocket-chip generator的版本为：a8d573beeb8a33bb5dac0673ec68b82852a24d63

rocket-chip generator介绍

  • rocket-chip generator的一级目录结构：

    bootrom : 在BootROM的bootloader第一阶段所使用的代码
    csrc Verilator: 仿真用的C代码
    emulator Verilator :用来编译和跑仿真的工作目录
    project Scala: 构建工具sbt用来构建Scala的工作目录
    regression: 定义的持续的整合和一套nightly regression
    scripts: 用来分析仿真的输出或者处理代码文件的内容
    vsim VCS: 用来编译和跑仿真的工作目录
    vsrc Verilog: 代码，包含接口、测试框架和Verilog过程接口VPI
    chisel3 :包含Chisel自定义的各种类和规则，用来生成RTL
    firrtl: 存放Chisel编译器处理代码而生成的一种中间表示，由中间表示能生成Verilog代码或C++代码
    hardfloat: 用chisel写成的浮点单元
    riscv-tools: 支持RISC-V的一套软件，与生成RTL有关
    torture: 用来生成压力测试所需的一些随机指令
    src/main/scala: 构筑rocket-chip的代码

  • rocket-chip generator

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