【Verilog入门】2.定义理解

1：定义1/0：波形的百分之八十及其以上/波形的百分之二十及其以下。

2：Transition：信号爬升时间，同一个信号从0到1或者从1到0的时间。

3：delay：信号传输延迟，一个cell的输入变化到输出变化的时间。

4：tpdr：上升沿传输延时。

5：tpdf：下降沿传输延时。

6：tpd：（tpdr+tpdf）/2。

7：tr：0.2VDD上升到0.8VDD。

8：tf：0.8VDD下降到0.2VDD。

9：影响组合逻辑的单位延时的因素：输入管脚的transition time、输出管脚的电容大小。

10：组合逻辑和时序逻辑的区别：

组合逻辑跟当前的状态有关系，输出取决于当前时刻的输入。组合电路一般是always@(敏感信号），assign=（）。

时序逻辑跟不仅取决于该时刻的输入，而且还和电路原来的状态有关。逻辑电路一般是always@(时钟边沿)。

11：SR锁存器：由两个与非门组成，与非门的逻辑是只要一个是低电平，结果就是高电平，存在约束条件SR=0。

12：SR触发器：E