数字电路静态时序分析基础二

最新推荐文章于 2023-05-30 14:30:16 发布
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本文介绍了数字电路静态时序分析的基础概念，包括PrimeTime工具的使用建议、基本概念如cell delay与时序路径等，同时涵盖了标准单元库的概述及非线性延迟模型等内容。

数字电路静态时序分析基础

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时序分析

1.STA基本概念

1.1 Prime Time

pt_shell 推荐初学者去咸鱼购买含有PT、DC、ICC2等EDA工具的虚拟机，省去安装破解的麻烦

1.2 基本概念

时序弧
在这里插入图片描述

1.2.1 cell delay
  • Transition delay ：翻转延迟，0-1翻转，1-0翻转
  • 在这里插入图片描述
  • Logic gate delay： 逻辑的延时是指的是cell由输入端口都输出端口的延迟。
    在这里插入图片描述
  • setup time: 时钟上升沿之前数据要稳定的时间，
  • 约束需要最大延时

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【安全硬件】Chap.2 如何破译一个CMOS门级电路；传播延迟、动态功耗、静态功耗可能泄露电路的构造以及输入密钥；非侵入式攻击 Non-Invasive Attacks
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浅聊数字后端中的 transition和uncertainty对于timing的影响。
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transion指的是 时钟在高低电平状态下切换所需要的延迟。例如图片中图二的Ttran那一段。T2指的是 从起点到第二个触发器CK pin这段tree的延迟。uncertainty越大，slack越小，约束越严。transition越小，slack越小，约束越严。T1指的是 从起点到第一个触发器CK pin的延迟。Tdelay指的是 纯组合逻辑的那一段延迟。以上内容，均为个人理解，如有错误还请指正。例如图片中图二的Tuncer那一段。Tck→Q指的是 器件的延迟。
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Reborn Lee
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数字集成电路静态时序分析基础（三）
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一、时序检查 建立时间检查 建立时间指的是采样的D触发器在时钟上升沿之前数据需要稳定的时间。 reg-reg 数据在传输的过程中延迟值必须小于建立时间卡的那个时间点。 input to reg creat_clock -name VIRTUALCLK -period 10 -waveform {0 5} set_input_delay -clock VIRTUALCLK -max 2.55 [get_ports INA] reg to output set_output_delay -clo
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一、静态时序分析的概述 时序弧 时序弧：用来描述两个节点延时信息的数据 时序弧通常又分为连线的延时和单元的延时 连线的延时指的是单元的输出端口和扇出的网络负载之间的延时信息。 单元的延时指的是单元的输入端口到单元的输出端口的延迟信息。 一条的完整的时序路径信息是由连线的延时加上单元的延时构成一个时序弧。 信号翻转的时候要注意时间的点卡的位置 逻辑的延时cell由输入端口都输出端口的延迟。 建立时间：时钟上升沿之前数据要保持稳定不变的时间 数据如果在建立时间之间进行变化，触发器就会亚稳态，通过建立时
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