两相非交叠时钟verilogA实现

leaf_under_moon

已于 2024-04-15 20:24:25 修改

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文章标签：硬件工程 fpga开发

于 2024-04-15 20:23:23 首次发布

本文链接：https://blog.youkuaiyun.com/leaf_under_moon/article/details/137794088

该文章介绍了如何通过VAMS模块设计一个电路，利用clk_in的20%和80%时间作为阈值，确保时钟信号clk1和clk2在逻辑上不发生重叠，通过模拟仿真展示了这种方法的实现过程。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

思路是利用clk_in建立20%和80%的时间作为阈值,实现非交叠

代码

`include "constants.vams"
`include "disciplines.vams"

module nonoverlapclk_1p8(clk1, clk1_d, clk1b, clk2, clk2_d, clk2b, gnd, vdd, clk_in);
output clk1;
electrical clk1;
output clk1_d;
electrical clk1_d;
output clk1b;
electrical clk1b;
output clk2;
electrical clk2;
output clk2_d;
electrical clk2_d;
output clk2b;
electrical clk2b;
inout gnd;
electrical gnd;
inout vdd;
electrical vdd;
input clk_in;
electrical clk_in;

parameter real del=10p from [0:inf);
parameter real tdel=10p from [0:inf);
parameter real tr=10p from [0:inf);
parameter real tf=10p from [0:inf);
parameter real logich=1.8 from [0:inf);
parameter real logicl=0 from [0:inf);

analog begin
V(clk2)<+transition(V(clk_in)>logich*0.8? logich:logicl,tdel,tr,tf);
V(clk1)<+transition(V(clk_in)>logich*0.2? logicl:logich,tdel,tr,tf);
V(clk2_d)<+transition(V(clk_in)>logich*0.8? logich:logicl,tdel+del,tr,tf);
V(clk1_d)<+transition(V(clk_in)>logich*0.2? logicl:logich,tdel+del,tr,tf);
V(clk2b)<+transition(V(clk_in)>logich*0.8? logicl:logich,tdel,tr,tf);
V(clk1b)<+transition(V(clk_in)>logich*0.2? logich:logicl,tdel,tr,tf);
end

endmodule