北京革新创展科技有限公司-BICE-EDA时序电路设计实验（实验2.3 十进制加减计数器）

BICE EDA实验：Verilog实现十进制加减计数器
最新推荐文章于 2023-06-16 00:00:00 发布
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本实验通过北京革新创展科技有限公司的BICE-EDA/SOPC实验箱，使用Verilog语言设计一个能够进行0-99循环加减计数的电路。实验涉及QuartusⅡ软件操作，包括设计、仿真、编译、下载及硬件验证。通过开关控制计数方向，数码管显示结果。

实验2.3 十进制加减计数器
一、实验准备
该实验需要用到北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱主板上的F1-F6组按键，SW1-SW8组开关和数码显示模块。其中F1-F6已经固定连接到实验平台中的FPGA_CON1处；SW1-SW8组开关已经固定连接到实验平台中的FPGA_CON1和FPGA_CON2处，无需用户设置；8个共阳极七段数码管的8个段码，共用FPGA I/O，已经固定连接到实验平台中的FPGA_CON1处,8个共阳极七段数码管的8个位选已经固定连接到实验平台中的FPGA_CON1处。
请把控制拨码开关CTRL_SW中开关SEL1， SEL2拨置于下逻辑电平为00，使DP9数码管显示1。

二、实验目的
1、了解计数器的原理；
2、熟悉QuartusⅡ软件的相关操作，掌握数字电路设计的基本流程；
3、介绍QuartusⅡ软件，掌握基本的设计思想，软件环境的参数配置，仿真，管脚分配，下载等基本操作。
4、熟悉北京革新创展科技有限公司B-ICE-EDA/SOPC实验箱及其核心板硬件环境。

三、实验原理
本实验是实现0-99的循环计数，增减可以控制，结果用两位数码管显示。

四、实验内容
1、用Verilog语言设计一个十进制加减计数器，并进行仿真和分析；
2、用Quartus II软件进行编译、下载到实验平台上进行验证。

五、设计原理框图
如图1 设计原理框图所示
六、引脚分配情况
下表为北京革新创展科技有限公司B-ICE-EDA/SOPC-IEELS Platform开发实验平台引脚分配表：
设计端口 芯片引脚 开发平台模块
clk T1
reset AB14 F1
mode M16 SW1
a U21 8xSEG LA
b R22 8xSEG LB
c T17 8xSEG LC
d R21 8xSEG LD
e P22 8xSEG LE
f R17 8xSEG LF
g R20 8xSEG LG
h P20 8xSEG LH
sel[1] AA20 8xSEG

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