wangweiwei2020的博客

1.FIR滤波器（Finite Impulse Response Filter）的中文名叫做有限长单位冲激响应滤波器2.它的作用就是对输入的数字信号进行“加工”，比如滤除不需要的噪音，或者提取特定频率的信号。3.看代码更简单。

本文实现了一个自动售货机的Verilog HDL设计，接受0.5美元和1美元纸币，商品定价1.5美元。设计采用有限状态机控制，包含空闲、半美元、一美元等5种状态。代码实现了投币、找零和出货功能，并通过仿真验证了基本投币流程。仿真结果显示系统能正确响应0.5美元投币操作，状态转换符合预期。该设计为自动售货机提供了基础的数字电路实现方案。

本文介绍了一个模为60的BCD加法器设计，该电路用于六十进制计数，计数范围为0-59。文章包含Verilog实现代码和测试仿真，重点分析了计数器的两个关键功能：59后归零跳变和加载数据功能。仿真结果显示，计数器在59后能正确归零并产生进位信号，同时成功实现了数据加载功能。该设计采用8位输出（高4位为十位，低4位为个位），通过时钟信号控制计数过程，具有复位、加载和进位功能，适用于需要六十进制计数的应用场景。

本文介绍了Verilog实验的第一天内容，目标是掌握FPGA开发。实验实现了一个4位计数器模块counter4.v，包含时钟(clk)、复位(rst)输入和计数器(cnt)输出。测试文件counter4_tb.v通过时钟翻转和复位信号控制进行仿真验证，仿真结果显示计数器在220ns时成功计数为1，延长仿真时间后计数增加。实验成功验证了计数器模块的基本功能，为后续FPGA开发奠定了基础。