ZYNQ Cache一致性问题和使用

本文详细介绍了ZYNQ FPGA中的Cache原理,特别是双核CORE0和CORE1之间的L1 DCache与L2 DCache一致性问题。在ZYNQ系统中,SCU负责维护DCache一致性,当多个Master访问DDR时,需要特定的Cache操作来避免数据不一致。文章讨论了AMP模式下的Cache竞争问题,并提出了解决方案,包括Cache分区和特定函数的使用,如Xil_DCacheEnable。此外,还列举了Cache在DMA数据搬运、双核间数据共享等场景的应用。

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一,Cache原理

CPU和主存之间也存在多级高速缓存,一般分为3级,分别是L1, L2和L3。我们的代码都是由2部分组成:指令和数据。L1 Cache比较特殊,每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache,简称iCache)和数据高速缓存(Data Cache,简称dCache)。L2和L3不区分指令和数据,可以同时缓存指令和数据。iCache的作用是缓存指令,dCache是缓存数据。出于性能的考量。CPU在执行程序时,可以同时获取指令和数据,做到硬件上并行。

ZYNQ中有CORE0 和CORE1两个核心,两个核心各自拥有独立的L1 DCache,并且共享同一个L2 DCache,在ZYNQ 中存在一个SCU用于维护CORE0 和CORE1 的L1 DCache 与L2 DCache之间的一致性。虽然CORE0 和CORE1 的共享内存区域位于DDR中,两者之间的数据传递并不需要考虑DCache 一致性的维护。但是,为了更好阐明多级存储器结构的特性以及DCache 一致性维护的问题,在两核间通过DDR3 共享内存进行数据交互时加入了DCache 一致性操作,最终达到的效果与不使用DCache 一致性操作时相同。

DCache 一致性维护的原理为:在多级存储器结构中,CPU 通过1 级或多级Cache与DDR 产生连接,CPU 本身不直接访问DDR,而是通过Cache 访问

### Zynq 缓存机制及配置 #### 1. ARM Cortex-A9 处理器子系统的缓存架构 Zynq-7000 器件中的双核ARM Cortex-A9 MPCore处理系统(PS)具有多级缓存结构。L1指令数据缓存每核心各具32KB大小,而共享的L2统一缓存则有512KB容量[^1]。 对于L1缓存而言,这些紧耦合内存(TCMs)能够提供极低延迟访问特性,适用于实时应用场合下的快速响应需求。TCMs分为ITCM (Instruction Tightly Coupled Memory) DTCM (Data Tightly Coupled Memory),分别对应于指令与数据操作。它们同样具备可编程映射功能,在某些特定应用场景下可以灵活调整其用途以优化性能表现。 #### 2. L2 Cache Controller 配置选项 L2 cache controller 支持多种工作模式的选择,包括直写(write-through)、回写(write-back)以及非缓存(non-cacheable)等不同策略来适应多样化的软件运行环境要求。此外还提供了调试接口以便开发者监控并分析实际使用过程当中的命中率统计信息其他重要参数指标变化情况。 为了确保最佳效能发挥,建议依据具体项目特点合理设定各项参数值: - **Cache Size**: 可通过修改硬件设计文件(XSA)内的相应属性字段完成定制化定义; - **Associativity Level**: 默认情况下采用八路组相联方式组织内部条目分布格局,亦可根据需要更改为其他形式如全相连或者直接映射型态; - **Line Length/Block Size**: 单位行长度一般固定为64字节,除非特殊情形才考虑变更此默认规格。 #### 3. PL端加速模块间的缓存一致性维护措施 除了上述提到的CPU侧资源管理之外,针对PL(Programmable Logic)区域所构建的各种专用计算单元之间的同步协调也至关重要。特别是在涉及DMA控制器或外部存储设备交互过程中容易引发潜在竞争条件问题时更是如此。为此,Xilinx公司特别引入了ACP(AXI Coherency Port)组件作为桥梁连接起两者间的信息交换通道,并借助MESI协议实现跨域事务处理的一致性保障目标[^4]。 ```python # Python伪代码展示如何查询当前使用cache policy def get_cache_policy(): """ 获取当前L2缓存的工作模式 Returns: str: 返回描述性的字符串表示当前policy """ policies = { 0b00 : 'Non-Cacheable', 0b01 : 'Write Through', 0b10 : 'Write Back' } # 这里假设有一个函数可以从寄存器读取状态 current_setting = read_from_register('CACHE_POLICY_REG') return policies.get(current_setting, "Unknown Policy") print(get_cache_policy()) ```
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