ZYNQ Cache一致性问题和使用

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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： fpga/cpld
于 2021-11-21 22:02:02 首次发布
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/121460830
本文详细介绍了ZYNQ FPGA中的Cache原理，特别是双核CORE0和CORE1之间的L1 DCache与L2 DCache一致性问题。在ZYNQ系统中，SCU负责维护DCache一致性，当多个Master访问DDR时，需要特定的Cache操作来避免数据不一致。文章讨论了AMP模式下的Cache竞争问题，并提出了解决方案，包括Cache分区和特定函数的使用，如Xil_DCacheEnable。此外，还列举了Cache在DMA数据搬运、双核间数据共享等场景的应用。

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一，Cache原理

CPU和主存之间也存在多级高速缓存，一般分为3级，分别是L1, L2和L3。我们的代码都是由2部分组成：指令和数据。L1 Cache比较特殊，每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache，简称iCache)和数据高速缓存(Data Cache，简称dCache)。L2和L3不区分指令和数据，可以同时缓存指令和数据。iCache的作用是缓存指令，dCache是缓存数据。出于性能的考量。CPU在执行程序时，可以同时获取指令和数据，做到硬件上并行。

ZYNQ中有CORE0 和CORE1两个核心，两个核心各自拥有独立的L1 DCache，并且共享同一个L2 DCache，在ZYNQ 中存在一个SCU用于维护CORE0 和CORE1 的L1 DCache 与L2 DCache之间的一致性。虽然CORE0 和CORE1 的共享内存区域位于DDR中，两者之间的数据传递并不需要考虑DCache 一致性的维护。但是，为了更好阐明多级存储器结构的特性以及DCache 一致性维护的问题，在两核间通过DDR3 共享内存进行数据交互时加入了DCache 一致性操作，最终达到的效果与不使用DCache 一致性操作时相同。

DCache 一致性维护的原理为：在多级存储器结构中，CPU 通过1 级或多级Cache与DDR 产生连接，CPU 本身不直接访问DDR，而是通过Cache 访问DDR。Cache 中始终会暂存一小部分（通常是KB~几MB 量级）CPU 最近访问的DDR 某些地址区域中的数据。因此，在应用程序中对DDR 进行读或写操作，实际上都是CPU 对Cache 进行读或写操作。当DDR 中某个地址范围内的数据突然被除CPU 以外的Master（如DMA）改变时，若此时Cach

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ZYNQ Cache一致性问题解析与实战：从原理到创新优化
QQ_778132974的博客
05-20 368
Cache一致性的底层原理与Zynq实现多核场景下的实战解决方案性能优化与调试的进阶技巧前沿领域的创新思路实践建议关键共享数据优先使用OCMDMA操作前后严格执行Cache维护定期使用性能分析工具检查命中率资源推荐Xilinx Cache一致性白皮书GitHub示例代码库：https://github.com/embedded-zen/zynq-cache-demo。
Vivado使用心得（七）Zynq Cache问题的解决方法
Andy_ICer的博客
12-26 3295
Zynq Cache问题的解决方法
Zynq Cache问题的解决方法
qq_29975021的博客
03-31 8590
在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。 首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。 PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xil...
Zynq DMA与Dcache一致性调试
CAOXUN_FPGA的博客
08-30 4267
0. 背景 Zynq FPGA的优势之一就是PS端与PL端基于高带宽的协同设计，以简化系统的硬件架构和提高系统的集成度和整体性能。例如：在某些硬件加速应用场合，PL端需要与DDR3存储芯片进行高速率的数据交互，且通常都采用DMA方式实现的。 PS端集成DMA控制器硬件单元CDMA，PL端有AXI DMA软核可以使用。整个数据交互通信链路的节点包含5个。 CPU <——> Dcache <——> DDR3 <——> ...
缓存一致性问题与MESI协议
最新发布
sinat_31608641的博客
05-18 690
缓存一致性关注的是同一个数据在多个高速缓存和内存中的一致性问题。那为什么会产生缓存一致性问题呢？举个例子：CPU0 有自己的 L1 高速缓存， CPU1 也有自己的 L1 高速缓存。如果 CPU0率先访问内存地址 A， 这个地址的数据就会加载到 CPU0 的 L1 高速缓存里。如果 CPU1 也想访问这个数据，那应该怎么办呢？它应该从内存中读，还是向 CPU0 要数据呢？这种情况下就产生了缓存一致性问题。
FPGA - ZYNQ Cache一致性问题
博客
04-21 2143
在xil_cache.h头文件中，有关于Cache的处理函数，如下图：关于Cache的详细底层处理过程，可以查看这些函数。
ZYNQ的cache原理与一致性操作
bifudoph的博客
03-19 1206
cache一致性是确保处理器与外部设备（如FPGA逻辑、DMA控制器）之间数据一致性的关键。Zynq的ARM Cortex-A9处理器包含。在Xilinx Zynq SoC中，
ZYNQ PS端的Cache问题
NoNoUnknow的博客
11-13 2755
CacheFlush把Cache里的数据清空，将Cache内容推到DDR中；而Cache Invalidate表示当场宣布Cache内容无效，需要从DDR中重新加载数据，即把数据从DDR中拉到Cache中。可以禁用掉0x1F00 0000区域的Cache，以上是让CPU将直接访问DDR内存，读写都是直接的。这样显然会降低CPU性能，但简化了数据传输操作，属于极端的方法。这个操作在双核读取同一片区域来通信的操作中常用。以上是相对柔和的方法，使用。
zynq dcache一致性问题
04-27 347
使能dcahce后，写内存不正常。
Linux驱动中的DMA和Cache一致性问题
03-03
然而，DMA和Cache之间存在一致性问题，特别是在某些嵌入式平台上，DMA操作可能会绕过Cache，导致数据不一致，这就需要通过一系列策略来确保Cache一致性。 在DMA机制中，有两类主要的Cache一致性问题：流式DMA...
zynq cache 问题
crjmail的博客
05-18 897
在进行PS-PL之间的DMA传输时，不可避免会遇到Cache问题。今天在这里讲一下Cache的解决方法。其中参考了forums.xilinx.com的处理方法。 首先解释为什么DMA会引入Cache问题（专业名称为Cache一致性问题）。 PS和PL都在独立运行，PS通过DDR控制器来对DDR存储器进行访问，为了加速，常常将一些数据缓存（Cache），而且不是针对一个数据缓存，而是针对一批（Xilinx称为一行，即Line，一行长度为32）。这样好处很明显，下一次访问速度会加快；但坏处也很明显，就是Cach
Zynq-MMU-Caches-Control:控制 Zynq Cortex A9 MMU 缓存的指南，以及展示如何在 Xilinx SDK 中创建自定义软件库的指南
06-11
Zynq MMU 缓存控制 控制 Zynq Cortex A9 MMU/缓存的指南 （还展示了如何在 Xilinx SDK 中创建自定义软件库） 这是一份应用笔记，适用于希望通过 Xilinx Zynq SoC 器件控制 Cortex A9 器件上的缓存/MMU 的用户。 此版本的应用笔记是为和编写的。 提供的示例代码是为编写的。 贡献 提供了代码示例供您使用，但请随时通过拉取请求以通常的方式将您自己的代码贡献回此存储库。 请从这个 repo 中 fork，然后在提交回这个 repo 之前在你的 fork 中创建一个适当命名的分支。 请不要从您的“主”分支提交拉取请求。 代码的每一个新添加都应该属于它自己提交的分支。 谢谢。
cache一致性和cache不一致的解决方法
06-26
本文通过对Cache相关内容的介绍阐述了Cache一致性问题。
ZYNQ裸机开发中的Cache问题
qq_40268672的博客
06-16 7861
在裸机开发中，经常会涉及到cache一致性的问题，我们知道，使用Xil_DCacheFlushRange和Xil_DCacheInvalidateRange函数可以解决这个问题，但是Xil_DCacheInvalidateRange使用时有一些注意事项，之前没注意，导致一些莫名奇怪的错误，故在此记录一下。 我们知道，在cache和DDR之间数据传输的基本单位是Cache Line,因此，在使用Xil_DCacheInvalidateRange时，无论是起始地址，还是要Invalidate的长度，都必须是Ca
Memory Consistency and Cache Coherence——内存连贯性和cache一致性 (1)
a7980718的专栏
09-05 2905
并行包括指令级并行,数据级并行,线程级并行。指令级并行主要是在一个CPU内利用流水线，乱序执行，指令多发射等技术实现。线程级并行主要利用多核cpu。指令级并行对程序员是透明的，完全靠硬件实现。      多处理器体系结构主要有两类，第一类是对称多处理器（SMP），特点是核心数目较少，通常不超过8个，这些处理器共享一个集中式存储器，所有处理器平等访问存储器。SMP也称为一致存储器访问(UMA)多处
硬件效率与缓存一致性
Wengzhengcun的博客
10-31 285
  绝大多数的计算任务都不可能只靠处理器计算就能完成，处理器至少要跟内存交互，如读取运算数据、存储运算结果等，这个I/O是很难消除的，无法仅靠寄存器来完成所有的计算任务。由于计算机存储设备与处理器的运算速度有个数量级的差距(即便存储设备使用SSD，还是比处理器慢几个数量级)，所以计算机系统不得不增加一层读写速度尽可能接近处理器速度的高速缓存Cache来作为内存和处理器之间的缓冲：将运算需要使用到的...
Zynq7020主控板中Cache问题的解决
mosha_2018的博客
02-23 4101
在Zynq7020芯片中，L1 cache是每个核独立的，而L2 cache是两个核共享的，这也是绝大多数多核处理器的设计方式。在多核处理器的软件设计中，如果采用AMP架构，由于软件中每个核都有可能要操作L2 cache，所以，必须特别仔细地考虑L2 cache使用中的冲突问题。本文所描述的2个问题都与L2 cache的应用有关，很典型，但也有所区别：第一个问题是双核使用L2 cache的冲突问题，第二个问题则是外设（dma IP）向内存传输数据时，如何在正确的时机、正确的代码位置地进行L2 cache操作
zynq cache
03-12
### Zynq 缓存机制及配置 #### 1. ARM Cortex-A9 处理器子系统的缓存架构 Zynq-7000 器件中的双核ARM Cortex-A9 MPCore处理系统(PS)具有多级缓存结构。L1指令和数据缓存每核心各具32KB大小，而共享的L2统一缓存则有512KB容量[^1]。 对于L1缓存而言，这些紧耦合内存(TCMs)能够提供极低延迟访问特性，适用于实时应用场合下的快速响应需求。TCMs分为ITCM (Instruction Tightly Coupled Memory) 和DTCM (Data Tightly Coupled Memory)，分别对应于指令与数据操作。它们同样具备可编程映射功能，在某些特定应用场景下可以灵活调整其用途以优化性能表现。 #### 2. L2 Cache Controller 配置选项 L2 cache controller 支持多种工作模式的选择，包括直写(write-through)、回写(write-back)以及非缓存(non-cacheable)等不同策略来适应多样化的软件运行环境要求。此外还提供了调试接口以便开发者监控并分析实际使用过程当中的命中率统计信息和其他重要参数指标变化情况。 为了确保最佳效能发挥，建议依据具体项目特点合理设定各项参数值： - **Cache Size**: 可通过修改硬件设计文件(XSA)内的相应属性字段完成定制化定义； - **Associativity Level**: 默认情况下采用八路组相联方式组织内部条目分布格局，亦可根据需要更改为其他形式如全相连或者直接映射型态； - **Line Length/Block Size**: 单位行长度一般固定为64字节，除非特殊情形才考虑变更此默认规格。 #### 3. PL端加速模块间的缓存一致性维护措施 除了上述提到的CPU侧资源管理之外，针对PL(Programmable Logic)区域所构建的各种专用计算单元之间的同步协调也至关重要。特别是在涉及DMA控制器或外部存储设备交互过程中容易引发潜在竞争条件问题时更是如此。为此，Xilinx公司特别引入了ACP(AXI Coherency Port)组件作为桥梁连接起两者间的信息交换通道，并借助MESI协议实现跨域事务处理的一致性保障目标[^4]。 ```python # Python伪代码展示如何查询当前使用的cache policy def get_cache_policy(): """ 获取当前L2缓存的工作模式 Returns: str: 返回描述性的字符串表示当前policy """ policies = { 0b00 : 'Non-Cacheable', 0b01 : 'Write Through', 0b10 : 'Write Back' } # 这里假设有一个函数可以从寄存器读取状态 current_setting = read_from_register('CACHE_POLICY_REG') return policies.get(current_setting, "Unknown Policy") print(get_cache_policy()) ```
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