ZYNQ Cache一致性问题和使用

ZYNQ双核DCache一致性管理与应用

寒听雪落

已于 2022-05-03 00:19:10 修改

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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： fpga/cpld

于 2021-11-21 22:02:02 首次发布

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本文详细介绍了ZYNQ FPGA中的Cache原理，特别是双核CORE0和CORE1之间的L1 DCache与L2 DCache一致性问题。在ZYNQ系统中，SCU负责维护DCache一致性，当多个Master访问DDR时，需要特定的Cache操作来避免数据不一致。文章讨论了AMP模式下的Cache竞争问题，并提出了解决方案，包括Cache分区和特定函数的使用，如Xil_DCacheEnable。此外，还列举了Cache在DMA数据搬运、双核间数据共享等场景的应用。

一，Cache原理

CPU和主存之间也存在多级高速缓存，一般分为3级，分别是L1, L2和L3。我们的代码都是由2部分组成：指令和数据。L1 Cache比较特殊，每个CPU会有2个L1 Cache。分别为指令高速缓存(Instruction Cache，简称iCache)和数据高速缓存(Data Cache，简称dCache)。L2和L3不区分指令和数据，可以同时缓存指令和数据。iCache的作用是缓存指令，dCache是缓存数据。出于性能的考量。CPU在执行程序时，可以同时获取指令和数据，做到硬件上并行。

ZYNQ中有CORE0 和CORE1两个核心，两个核心各自拥有独立的L1 DCache，并且共享同一个L2 DCache，在ZYNQ 中存在一个SCU用于维护CORE0 和CORE1 的L1 DCache 与L2 DCache之间的一致性。虽然CORE0 和CORE1 的共享内存区域位于DDR中，两者之间的数据传递并不需要考虑DCache 一致性的维护。但是，为了更好阐明多级存储器结构的特性以及DCache 一致性维护的问题，在两核间通过DDR3 共享内存进行数据交互时加入了DCache 一致性操作，最终达到的效果与不使用DCache 一致性操作时相同。

DCache 一致性维护的原理为：在多级存储器结构中，CPU 通过1 级或多级Cache与DDR 产生连接，CPU 本身不直接访问DDR，而是通过Cache 访问DDR。Cache 中始终会暂存一小部分（通常是KB~几MB 量级）CPU 最近访问的DDR 某些地址区域中的数据。因此，在应用程序中对DDR 进行读或写操作，实际上都是CPU 对Cache 进行读或写操作。当DDR 中某个地址范围内的数据突然被除CPU 以外的Master（如DMA）改变时，若此时Cach