ZYNQ使用AXI_FIFO交互数据

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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： fpga
于 2020-06-23 09:23:58 首次发布
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/106916033
本文介绍了如何使用Vivado的IBERT核对ZYNQ FPGA的高速串行收发板进行千兆和万兆速率的测试。详细步骤包括配置IBERT IP核，修改example design以确保收发回环测试正常，以及在不同速率下进行长时间的误码测试，验证硬件的稳定性。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

ZYNQ的PS部分核和PS部分的交互需要使用AXI总线。使用该IP核首先要注意的是它的两种模式存储转发模式核直通模式，弄清楚这两个模式才能知道怎么使用该IP核
1、存储传递模式
该模式下无论是MM2S，还是S2MM，得到的数据都会暂存到内部的FIFO中，只有当设置长度信息，数据完整了才会开始传递数据，且该模式下的能转发最大包的容量是与设置的FIFO有关系。
2、直通模式
在接受到数据后的第3个周期转发数据，但是最后一个数据是需要输入长度信息后才转发的。
不同模式下的寄存器是如何具体操作的，可以查找手册的，手册中举例了收发所有情况的寄存器变化很详细。


IP核的设置界面，分为4部分，最上面是设置AXI端接口，最下面是设置AXI_Stream接口。中间部分是设置内部FIFO的大小与FIFO读写的差异，stream端一共可以设置3种接口
AXI4-Stream TXD : 流数据发送接口
AXI4-Stream TXC : stream形式的控制信号
AXI4-Stream RXD : 流数据接受接口

 

PS端需要有M_AXI的输出接口，外设仅需要打开串口即可。测试IP核的功能，写数据为例 

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ZYNQ 使用AXI_BRAM实现PS与PL 数据交互数据交互
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09-14 1万+
有时CPU需要与PL进行小批量的数据交换，可以通过Block RAM实现。通过Zynq 的GP Master 接口读写PL端的 BRAM，实现PS与PL的交互。加入自定义的 FPGA 程序，并利用 AXI4 总线进行配置，通知何时读写 BRAM。CPU通过 AXI BRAM Controller 读取 BRAM 数据，CPU 仅配置自定义的 PL BRAM Controller 的寄存器，不通过它读写数将BRAM与socket进行联合使用，将电脑的数据发到PS端，PS端放在PL端，PL端再发给PS端，P据。
ZYNQ FPGA AXI Stream Data FIFO IP核——高效数据交换解决方案
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08-07 696
而AXI（Advanced eXtensible Interface）总线作为一种先进的内部总线协议，被广泛应用于FPGA设计中，实现不同模块之间的数据交换。本文将介绍一种基于ZYNQ平台上的AXI Stream Data FIFO IP核，它提供了一种高效且灵活的数据缓存解决方案。以上是关于ZYNQ FPGA上的AXI Stream Data FIFO IP核的介绍和应用示例。希望本文对您有所帮助，同时也期待在未来的数字系统设计中能够看到更多高效的数据交换解决方案的出现。
ZYNQ多路AXI_DMA数据传输
zyf1155267的博客
05-21 4335
查看了这部分代码的实际意义后发现这部分的代码实际就是用来查看DMA状态的（通过读取DMA的状态寄存器），如果DMA在搬运，那么就会一直卡在这个循环里面不出来，也就不会进入到其他代码（比如配置DMA2）导致其他DMA无法启动配置。这是我们写的一个DMA传输函数，实际上很简单所用到的就仅仅是XAxiDma_SimpleTransfer这一函数，仅需要配置DMA设备号，传输目的地址，数据长度以及传输方向就够了。结合之前出现的多线程有时部分线程进不去的问题，怀疑是DMA配置的线程部分没进去。
FIFO Generate IP核使用——AXI接口FIFO简介
u011565038的博客
05-04 2818
AXI接口FIFO是从Native接口FIFO派生而来的。AXI内存映射接口提供了三种样式：AXI4、AXI3和AXI4-Lite。除了Native接口FIFO支持的应用外，AXI FIFO还可以用于AXI系统总线和点对点高速应用。
基于XILINX Vivado平台的GTX收发器的开发
最新发布
m0_69368510的博客
06-13 716
参考资料：《ug476_7Series_Transceivers》此项目包含开发源码，各位同学要是有地方需要改进，敬请指出！
FIFO Generate IP核使用——AXI接口信号详解
u011565038的博客
05-05 2112
在AXI协议中，提到的s_axis_tready、s_axi_awready、s_axi_wready、m_axi_bready、s_axi_arready和m_axi_rready是AXI接口中用于指示通道就绪状态的信号。这些信号的值通常表示主设备（Master）或从设备（Slave）是否准备好进行特定的数据传输。
vivado下ibert学习笔记-zynq7015
qq_41984681的博客
10-11 4052
利用ibert对板子的高速收发器进行测试 打开vivado，新建工程，在IP Catalog下输入ibert，双击 2. 进入IP设置界面，名字随便起，silicon version选择使用的硅版本，protocol选择要使用的协议，linerate线速率我这里是使用的和光模块一样的1.25Gbps，datewidth选择收发器模块内的数据总线宽，refclk选择使用的参考时钟频率，Quad count选择要使用的收发器模块的数量，Pll Used选择要使用的锁相环3. 将协议分配给要使用的收发器模块，
二、高速接口测试方法——ibert的使用
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k7126685的博客
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使用ibert测试高速接口
ZYNQ PL SFP光口IBERT链路误码测试
allenzhang2019的博客
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LogiCORE IBERT IP核是Xilinx提供的集成式误码率测试IP核，该IP核产生测试样式，由发送端发出测试样式，经接收端接收测试样式并进行误码检测、分析，以检测Xilinx器件内部高速串行收发器的收发性能。由IBERT IP生成的测试工程会提供一个图形化测试界面，方便用户直观控制和检测高速串行收发器的参数指标。
zynq7000平台AXI_lite与Native FIFO接口设计
第七章的专栏
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最近玩了一下xilinx的zynq7000系列，用的是黑金的一款开发板，主要是用来测试一款ADC。在PL部分做了接口逻辑，其中用到了FIFO做数据缓冲，而zynq的PS与PL之间是AXI接口，于是乎问题来了： FIFO写入部分是自定义逻辑，而FIFO读出则是用AXI lite接口，google了一下，没找到相关参考。自动搞了一下，测试可行，记录如下：        PS： ARM + FPGA
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结合xilinx官方的AXI Lite设计模板，给出了灵活自定义修改的一般方法。最后通过简要的的读写模块对此自定义AXI Lite 模块进行了PS端对PL端的读写测试。测试结果表明，此自定义模块高效实用，读写准确，本文提供的方法可灵活应用到各类zynq设计架构中去。...
Zynq高速串行CMOS接口设计与实现
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(全文以7Z045为例)1.IBERT初体验：IBERT全称 Integrated Bit Error Ratio Tester ，顾名思义：集成好的单比特高速误码率测试工具。它可以利用FPGA内部资源，评估检测FPGA中GTX的通断和通信性能。一般的误码率可以算到十的负十二次方级别。通过在IP 生成时的设置，可以分别对链路进行内该ＩＰ可以对通讯速率，参考时钟速率，数据宽度进行个性化设置。回环和外...
万变不离其宗之ZYNQ串口介绍
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导语 串口是我们在设计程序中最常用的接口，串口是硬件系统运行状态的忠实打印者，可以完成数据的传输、log输出等功能。 1.串口介绍 通信的两种方式：串行通信、并行通信 串行通信方式分为：同步通信、异步通信 关于传输方向：单工、半双工、全双工 UART（异步串行通信） ZYNQ的串口模块是一个全双工的异步接收和发送器，支持宽范围广的软件可编程模块，支持编程配置波特率和数据格式，同时提供自动...
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高端Zynq ultrascale+使用GTH回环测试 提供2套工程源码和技术支持 提供完整的、跑通的工程源码和技术支持； 工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后； 本设计提供2套工程源码： 工程1：GTH仿真工程； 工程1：GTH回环测试工程；
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10g gtx 光纤通信测试_S03-H01 利用IBERT进行GTX信号眼图测试
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ZYNQ-嵌入式学习（1）
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08-07 1957
PS端502引脚只能连接到DDR存储器，剩余可用引脚仅有54个，但是由于外设众多，引脚不够用，因此要借助MIO模块实现引脚的多路复用。外设都通过MIO与外部引脚进行连接，MIO通过编程选择具体哪个外设连接引脚。GPIO的寄存器分为四组，每组称为一个bank，bank0和bank1通过MIO连接到PS的引脚，bank2和bank3通过EMIO连接到PL。（观测器件引脚高低电平，GPIO作为input，如把GPIO通过引脚接到按键上，按键按下后，GPIO可以观测到器件引脚电平）以及简单的。右边方框是器件引脚。.
ZYNQ学习--AXI4-Stream data FIFO && FIFO的ADDA实验
伊丽莎白的学习之路
02-01 8293
FIFO存储器 是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。
zynq, axi stream
03-30
### Zynq 中 AXI Stream 的使用方法及配置教程 #### 1. AXI Stream 协议简介 AXI Stream 是一种简化版的 AXI 协议，主要用于流数据传输场景。它不支持地址通道和响应通道，仅保留了数据通道，因此非常适合于高速数据流的应用场合[^1]。 #### 2. AXI Stream FIFO 的基本功能 AXI Stream FIFO 是 Xilinx 提供的一种 IP 核，能够缓存来自 AXI Stream 接口的数据并将其转发至目标设备。该 IP 可用于解决 ARM 处理器（PS 端）与外设（PL 端）之间的数据通信问题[^2]。 以下是 AXI Stream FIFO 的典型应用场景： - **数据缓冲**：当源端和宿端的工作频率不同或带宽需求不对称时，可以利用 FIFO 缓冲区来平衡两端的需求。 - **异步桥接**：通过 FIFO 实现跨时钟域的数据传输，从而避免因时钟差异引起的错误。 #### 3. 配置 AXI Stream FIFO 的步骤 在 Vivado 工具中，可以通过如下方式完成 AXI Stream FIFO 的配置： ##### 创建项目 启动 Vivado 并新建一个工程文件，在 Block Design 页面添加 `AXI4-Stream FIFO` IP 核。 ##### 参数设置 进入 IP Configuration 页面后，根据实际需求调整以下参数： - **Data Width**: 设置数据位宽，默认为 8/16/32 bits。 - **Memory Depth**: 定义 FIFO 存储深度，单位通常为字节数。 - **Clock Domain Crossing**: 如果需要跨越不同的时钟域，则启用此选项。 - **TDEST/TUSER/TID Support**: 若设计涉及多路复用或多优先级处理，可开启这些字段的支持。 完成后双击确认保存更改，并生成对应的硬件描述文件。 #### 4. 利用 DMA 进行 PS 和 PL 数据交互 为了进一步提升性能，常配合 DMA 控制器实现高效的数据搬运操作。具体流程包括以下几个方面[^3]: - 将待发送的数据存储到 DDR 内存区域； - 初始化 DMA 描述符链表以指定源地址、目的地址及相关控制信息； - 启动 DMA 转移过程直至全部数据被成功传送到目的地为止； 下面展示一段简单的 C/C++ SDK 示例代码片段用来演示如何调用 libmetal 库函数访问上述资源: ```c #include "xaxidma.h" XAxiDma AxiDma; int main() { int Status; /* Initialize the Device */ Status = XAxiDma_CfgInitialize(&AxiDma, XPAR_AXIDMA_0_DEVICE_ID); if (Status != XST_SUCCESS){ return XST_FAILURE; } // Configure channel direction etc. ... return XST_SUCCESS; } ``` #### 5. 基于 Video Output IP 的应用案例分析 对于多媒体领域内的开发人员来说，另一个值得关注的方向便是将 AXI Stream 结合视频输出模块共同构建完整的图像显示解决方案[^5]。整个架构大致由三大部分组成——分别是负责承载像素值序列化的数据通路、管理垂直水平同步脉冲产生的定时机制以及协调两者间关系的确切位置指示器集合体。 --- ###
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