ZYNQ使用AXI_FIFO交互数据

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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： fpga
于 2020-06-23 09:23:58 首次发布
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/106916033
本文介绍了如何使用Vivado的IBERT核对ZYNQ FPGA的高速串行收发板进行千兆和万兆速率的测试。详细步骤包括配置IBERT IP核，修改example design以确保收发回环测试正常，以及在不同速率下进行长时间的误码测试，验证硬件的稳定性。

ZYNQ的PS部分核和PS部分的交互需要使用AXI总线。使用该IP核首先要注意的是它的两种模式存储转发模式核直通模式，弄清楚这两个模式才能知道怎么使用该IP核
1、存储传递模式
该模式下无论是MM2S，还是S2MM，得到的数据都会暂存到内部的FIFO中，只有当设置长度信息，数据完整了才会开始传递数据，且该模式下的能转发最大包的容量是与设置的FIFO有关系。
2、直通模式
在接受到数据后的第3个周期转发数据，但是最后一个数据是需要输入长度信息后才转发的。
不同模式下的寄存器是如何具体操作的，可以查找手册的，手册中举例了收发所有情况的寄存器变化很详细。


IP核的设置界面，分为4部分，最上面是设置AXI端接口，最下面是设置AXI_Stream接口。中间部分是设置内部FIFO的大小与FIFO读写的差异，stream端一共可以设置3种接口
AXI4-Stream TXD : 流数据发送接口
AXI4-Stream TXC : stream形式的控制信号
AXI4-Stream RXD : 流数据接受接口

 

PS端需要有M_AXI的输出接口，外设仅需要打开串口即可。测试IP核的功能，写数据为例 

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ZYNQ 使用AXI_BRAM实现PS与PL 数据交互数据交互
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有时CPU需要与PL进行小批量的数据交换，可以通过Block RAM实现。通过Zynq 的GP Master 接口读写PL端的 BRAM，实现PS与PL的交互。加入自定义的 FPGA 程序，并利用 AXI4 总线进行配置，通知何时读写 BRAM。CPU通过 AXI BRAM Controller 读取 BRAM 数据，CPU 仅配置自定义的 PL BRAM Controller 的寄存器，不通过它读写数将BRAM与socket进行联合使用，将电脑的数据发到PS端，PS端放在PL端，PL端再发给PS端，P据。
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ZYNQ：AXI-Stream FIFO驱动程序（PS部分）
qq_36426195的博客
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zedboard的PS部分axi stream fifo程序注释
ZYNQ AXI DMA
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此文是转载自 http://www.fpgadeveloper.com/2014/08/using-the-axi-dma-in-vivado.html 我在测试AXI DMA时参考了这个文章，调通了xilinx官方的axidmatest.c 环境：uboot：2015.4    kernel 2015.3   vivado 2015.4.1    修改的地方： 1、用SD
zynq7000平台AXI_lite与Native FIFO接口设计
第七章的专栏
05-31 4900
最近玩了一下xilinx的zynq7000系列，用的是黑金的一款开发板，主要是用来测试一款ADC。在PL部分做了接口逻辑，其中用到了FIFO做数据缓冲，而zynq的PS与PL之间是AXI接口，于是乎问题来了： FIFO写入部分是自定义逻辑，而FIFO读出则是用AXI lite接口，google了一下，没找到相关参考。自动搞了一下，测试可行，记录如下：        PS： ARM + FPGA
FIFO Generate IP核使用——AXI接口FIFO简介
u011565038的博客
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AXI接口FIFO是从Native接口FIFO派生而来的。AXI内存映射接口提供了三种样式：AXI4、AXI3和AXI4-Lite。除了Native接口FIFO支持的应用外，AXI FIFO还可以用于AXI系统总线和点对点高速应用。
ZYNQ之FPGA 片内FIFO读写测试实验
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FIFO(First in First out)代表先进去的数据先出来，后进去的数据后出来，它是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。Vivado软件中提供了FIFO的IP核 , 我们只需通过IP核例化一个FIFO，根据FIFO的读写时序来写入和读取FIFO中存储的数据。
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Zynq中使用AXI_DMA。DMA向FIFO1中写入数据，PL从FIFO1中读出数据；PL向FIFO2中写入数据，当写入完成后，触发GPIO中断，控制DMA开启接收，从FIFO2中读出数据。写入数据、读出数据的开启均由VIO控制。开发环境：Vivado 2018.3 开发板：黑金AX7010。
FIFO Generate IP核使用——AXI接口信号详解
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在AXI协议中，提到的s_axis_tready、s_axi_awready、s_axi_wready、m_axi_bready、s_axi_arready和m_axi_rready是AXI接口中用于指示通道就绪状态的信号。这些信号的值通常表示主设备（Master）或从设备（Slave）是否准备好进行特定的数据传输。
vivado下ibert学习笔记-zynq7015
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利用ibert对板子的高速收发器进行测试 打开vivado，新建工程，在IP Catalog下输入ibert，双击 2. 进入IP设置界面，名字随便起，silicon version选择使用的硅版本，protocol选择要使用的协议，linerate线速率我这里是使用的和光模块一样的1.25Gbps，datewidth选择收发器模块内的数据总线宽，refclk选择使用的参考时钟频率，Quad count选择要使用的收发器模块的数量，Pll Used选择要使用的锁相环3. 将协议分配给要使用的收发器模块，
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本实验将实现参考文章中的PS-PL间的数据转发功能。实验中PS端的数据存在DDR中，PS端通过AXI-stream FIFO将数据转变为流模式输出。
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本文讲解了在PYNQ-Z2开发板中配置DMA连接PS端中的DDR与PL端中的FIFO
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