使用Static解决跨时钟域问题-synopsys芯片验证基础篇（五）

总共包括synopsys若干讲芯片相关知识。作为自己的记录专题，感兴趣点击链接看完整视频。

典型的数字电路中存在着大量跨时钟域信号，给出了CDC结构检查的问题类别和主要步骤。

本节课程

使用Static解决跨时钟域问题

链接地址：https://mp.weixin.qq.com/s?__biz=MzI3NDYyODc4MQ==&mid=2247488518&idx=1&sn=b3eb19e2fa92ab3ec53de18543be28af&chksm=eb107dc4dc67f4d25d4ef355e667270708292355c5bd7256cc51cfe97a89ee03dddd59a9dbca&token=804756724&lang=zh_CN&scene=21#wechat_redirect

1.1 CDC 出现问题

• glitch，毛刺的出现
• 快时钟信号到慢时钟下的丢失
• 同步可以得到稳态信号，但带来的delay不确定，有可能造成convergence问题
  

解决方案：D1与D2如果不同时变化不存在此问题，考虑使用格雷码编码方式。第二提前在验证阶段对于X，Y插入jitter随机delay，验证电路鲁棒性，是否会对后续电路产生影响。

• 复位信号需要做同步释放处理

1.2 CDC 检查

1.2.1 structural CDC checking

时钟交互地方是否添加有同步器

1.2.2 protocol CDC checking

同步器会有一些使用要求，例如检查输入信号是否符合同步器要求，脉冲宽度等

1.2.3 jitter injection

随机插入jitter

1.2.4 同步器的常见形式

前两个类似于单脉冲使能同步电路。

1.2.5 同步器输入信号glitch检查

输入信号不能存在glitch。

因此要求有完备的clock domain和reset domain的约束。