u012923751的博客

我们在进行原理图设计时，会发现FPGA的供电电压有多种，以Cyclone IV E系列为例，下面分别来介绍这几种不同的供电电压。 如上图所示，Cyclone IV E系列FPGA的几种供电电压分别为：（1）      VCCINT：FPGA内核电压，1.0V/1.2V，一般接1.2V。（2）      VCCA：PLL模拟电压，2.5V，需要注意的是即使FPGA设计中未使用PLL仍要提供VCCA。...

FPGA STA(静态时序分析)1 FPGA设计过程中所遇到的路径有输入到触发器，触发器到触发器，触发器到输出，例如以下图所看到的：这些路径与输入延时输出延时，建立和保持时序有关。2. 应用背景　　静态时序分析简称STA，它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构，计算并检查电路中每个DFF（触发器）的建立和保持时间以及其它基于路...

使用DS-5调试cyclone v hps preloader记录2018年03月20日 15:40:44 如之 阅读数：423使用自己的开发板，我们最先开始做的可能就是preloader。不管我们以后是跑操作系统还是裸程序，preloader是做为前期CPU环境的最小配置存在的。它的主要功能是最小化配置CPU，还有一个主要功能是配置我们的DDR。这个过程中，很有可能是板子起不来，遇到很多...

什么是recovery time和removal time？在同步电路中，输入数据需要与时钟满足setup time和hold time才能进行数据的正常传输，防止亚稳态。同样的道理，对于一个异步复位寄存器来说，同样异步复位信号同样需要和时钟满足recovery time和removal time 才能有效进行复位操作和复位释放操作，防止输出亚稳态。1、recovery time：恢复时间...

在已有工程上评估不同速度等级下的Fmax,可以不通过重新选择器件编译得到结果,直接利用quartus_sta的speed选项即可:quartus_sta project_name -c revision_name --speed=[2|3|4...]map后进行时序分析,可以在quartus_map和quartus_cdb完成后不经过quartus_fit提前进行时序分析:quartu...

altera Timing constraint某笔记http://www.cnblogs.com/rouwawa/p/7716393.html

Tsu,Tco,Th,Tpd的概念tsu : setup time,定义输入数据讯号在 clock edge 多久前就需稳定提供的最大须求;以 正缘触发(positive edge trigger)的D flip-flop 来举例就是 D 要比 CLK 提前 tsu 时间以前就要准备好,此 flip-flop 就能于某特定之频率下正常工作.th : hold time,定义输入数据讯号在...

CYCLONEⅡ系列FPGA 总结    FPGA是一个高级东西，并且现在越来越广泛的被硬件工程师所运用，FPGA——逻辑可编程器件。在硬件电路设计的时候可以使用一片FPGA完成加法器，选择器，存储器等许多数字芯片的功能，并且由于技术的发展，芯片成本的降低，使得越来越多的硬件工程师接触到这个器件，用于大型电路设计。     CYCLONEⅡ系列FPGA器件由美国Altera公司出品，属于中端产品。...

我们还可以在图中看到GCLK，这个就是全局时钟数，它的概念很重要，全局时钟数就是一个网络，它能为FPGA内部的所有资源提供时钟信号，为什么要它来运作时钟信号呢？一句话，它能保证到达各种资源的时钟沿同步，skew非常小。上图中我们还可以看出，EP3C40包含了四个锁相环(PLL),锁相环支持单端的时钟输入和差分的时钟输入两种输入方式，值得注意的是，只有使用专用的时钟输入管脚的时钟信号才能驱动锁相环。...

men_a是指men接口的地址总线，并非内存内部的地址（行/列/bank等构成=AFI_addr）。一般men_a*2=AFI_addr，因为双沿采集。