u012923751的博客

http://blog.sina.com.cn/s/articlelist_3220214395_0_1.htmlISE中Xilinx全局时钟系统的设计    在使用QuartusII设计Altera的FPGA时，对于时钟的考虑一般很少。我们想得到一个固定频率的时钟，无非就是将晶振从某个时钟管脚输入：若晶振频率即为期望频率，则可以直接使用；若与期望频率不符，则调动IP核生成PLL，配置PLL的输出...

https://www.xilinx.com/support/answers/68324.html 

DDR3调试总结本文为原创，转载请注明作者与出处 http://blog.youkuaiyun.com/hanfei_1/article/details/70546010       以前同是DDR3的无知少年，由于项目需求、工作需要，有幸深入研究DDR3，中间也确实历经各种盲目阶段，查询资料、建立工程、调试错误等等，如今对此不敢说是精通，也只能说是基本入门，写此文章的目的也无非是想让那些和当初的我一...

描述XDC——VIVADOUCF——ISEUCF与 XDC 约束/命令之间有什么区别？解决方案UCF 约束和 XDC 命令之间有很多区别。以下列出了部分差异：对I/O来说，UCF 约束定义 FPGA 内部延迟，而 XDC 命令定义的是时钟与上下游器件的内部和外部关系。UCF 约束基于时序组 (TNM、TNM_NET、TIMEGRP)，而 XDC 命令则基于实例 (get_cell)、网络 (get...

xilinx原语使用文献0赞发表于 2012/11/24 10:20:00 阅读（5105） 评论（2）原语,即primitive.不同的厂商,原语不同;同一家的FPGA,不同型号的芯片,可以也不一样;原语类似最底层的描述方法. 使用原语的好处,可以直接例化使用,不用定制IP;即可通过复制原语的语句,然后例化IP,就可使用;题外话, Altera和Xilinx在例化IP使用时,所用方法不同.Alt...

总结：不同系列片子的逻辑单元CLB以及包含的slice的结构不同，具体例如为构成slice的LUT和FF--触发器的比例不同。详情如下：                                                    UltraScale Architecture Configurable Logic BlockChapter 2CLB FunctionalityOvervi...

专用时钟管脚的一点应用心得        前一段时间画了一块千兆扩展板，板子上有千兆网口和千兆光纤接口，两种介质可以通过跳线来转换，板子做好之后进行回环测试时，发现网口会有随机的丢帧现象，而光口是正常的，一直没有找到问题根源，后来在做另一个项目里，需要写MAC的时序约束，发现Xilinx提供的MAC硬对‘RX_CLK’的时序约束要求很高，建立时间只有2.5ns，保持时间0.5ns，无论怎么反复修改...