Verilog一种检测信号上升沿的方法

最新推荐文章于 2025-06-15 15:16:35 发布
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在always@()模块下，不能再使用always@来检测上升沿或者下降沿，但有一种小算法，分享一下。

假设要检测en的上升沿：

always@(posedge clk)begin

    en_delay1 <= en;

end

always@(posedge clk)begin

    if(en == 1 && en_delay1 == 0)begin//此处为检测en的上升沿

        ......

    end

end

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