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RSS订阅原创 后仿中的时序检查与STA有何区别
特性维度后仿 (动态时序仿真)STA (静态时序分析)核心目标验证功能在真实时序下是否正常验证时序是否满足所有约束要求工作方式动态仿真，需要测试激励静态分析，无需测试激励运行速度慢(对于大型设计尤为明显)快覆盖率有限，取决于测试向量的质量全面(理论上覆盖所有同步路径)主要依赖测试平台（Testbench）、SDF文件时序约束（SDC）、工艺库关键盲区无法覆盖未测试到的路径无法发现约束错误或异步电路问题在标准流程中，STA是时序签核（Signoff）的“法定”标准，而。
2026-07-30 10:11:18
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原创 RTC模块中的delta-sigma小数分频
目标频率->计算出 N.fraction->逻辑映射：整数N送MMD，小数fraction送DSM->DSM逻辑：累加误差 + 前馈差分（噪声整形）->产生随机化控制字(-3~+4)->与N相加->控制分频器吞脉冲->平均效应实现精准小数分频。
2026-07-22 11:17:13
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原创 verilog—tranif1
在Verilog中，tranif1是一个（Conditional Bidirectional Pass Switch）的原语（Primitive），主要用于在开关级（Switch-Level）对电路进行建模。它的核心功能是，当控制信号为特定值时，将两个双向端口（inout）连接起来，让信号可以自由地双向流动。
2026-07-13 20:03:01
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原创 clk_gate
clk_gate（时钟门控）是数字芯片设计里一项非常关键的。它的核心作用就像电路里的一个智能开关，可以按需，从而大幅降低功耗。时钟信号的翻转会消耗大量动态功耗，时钟树和相关逻辑的功耗甚至能占到芯片总功耗的。当电路模块空闲时，clk_gate 会切断它的时钟，让这部分电路“静默”，以显著节省能耗。
2026-07-13 09:14:37
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原创 uvm_hw_reset源码解析
/ 文件头：版权与许可证信息，声明了代码的版权归属和Apache 2.0许可证[citation:1][citation:4]////// 类：uvm_reg_hw_reset_seq// 功能：测试寄存器的硬件复位值[citation:3][citation:4][citation:6]// 该类继承自 uvm_reg_sequence，是一个参数化类[citation:10]
2026-07-09 14:26:29
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原创 uvm_bit_bash源码解析
fields[$]队列：在body()任务中通过填充，用于遍历寄存器中的所有字段，获取它们的访问属性（get_access）和位置信息（），从而构建出dc_mask数组和mode数组。数组：是一个以位索引为键的关联数组（大小为它记录了寄存器中每个 bit的访问类型（如 "RO", "RW", "WO"），主要用于日志输出和可能的扩展判断。这个数组是在遍历fields[$]的过程中被填充的。测试核心任务通过“读镜像值 -> 翻转特定位 -> 前门写入 -> 前门读回 -> 比对（应用dc_mask）”
2026-07-09 14:22:29
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原创 USB2.0 学习（1）字段和包
USB包的构成是一个逐层的过程，首先这些串行数据按照特定的规则构成字段，字段是构成包的基本单元，字段按照一定的顺序可以组成包，进而多个包可以组成事务，最终多个事务组成一个传输。代表一个完整的数据传输。图1-1 USB传输结构。
2025-03-09 20:47:29
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原创 USB2.0学习（2）事务与传输
导言：USB传输是在USB总线上进行数据交换的基本过程。这涉及将数据从主机到设备或者从一个USB设备到另一个USB设备。USB传输包括以下四种：批量传输，中断传输，同步传输，控制传输。
2025-03-03 23:12:46
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原创 verilog $test$plusargs和$value$plusargs
我们在进行verilog仿真时，经常喜欢采用宏定义，来做条件判断，但是通过宏定义做条件判断的这种方法，存在很大的弊端，就是条件改变的时候，需要重新编译，这样会导致，在项目后期进行回归测试和后仿的时候，很多时间都浪费在重复编译上面，效率非常低下。
2024-05-12 10:55:51
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原创 UART协议及其verilog实现（1）
UART全称是通用异步收发传输器（Universal Asynchronous Receiver/Transmitter），它是一种异步收发传输器，是设备之间进行异步通信的关键模块。UART负责处理数据总线和串行口之间的串/并、并/串转换，并规定了帧格式，通信双方只要采用相同的帧格式和波特率，就能在未共享时钟信号的情况下，仅用两根信号线（rx和tx）就可以完成通信过程，因此也称作异步串行通信。
2024-04-29 09:17:54
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原创 vivado-DDS信号发生器
打开IP catalog搜索DDS，选择DDS ip核打开如图1所示。图1configuration options有3种模式如下：Phase Generator and SIN/COS LUT (DDS)：相位和sin和cos的数据都是IP核自己产生Phase Generator only：只要相位输出SIN/COS LUT only模式：只需要sin/cos模块输出，但此模式需要外部不断的输入累加的相位system clock：系统的时钟频率number of channels：通道数。
2024-04-11 11:12:35
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原创 模拟集成电路版图-virtuoso快捷键
Ctrl+N，Shift+N，N：控制走向。Ctrl+N：先横后竖。Shift+N：直角正交。Ctrl+F：显示上层等级Hierarchy。F:满工作区显示，显示画的所有的图形。Shift+F：显示所有等级。Shift+K：清除所有标尺。Shift+Z：视图缩小2倍。Shift+P：多边形工具。Ctrl+Z：视图放大2倍。Shift+M:合并工具。Shift+O：旋转工具。Ctrl+D：取消全选。K：标尺工具，测量距离。Ctrl+P：插入引脚。Shift+R：重定形。Shift+C：裁剪。
2023-12-15 21:35:35
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空空如也
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