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RSS订阅原创 STM32-数码管驱动芯片---TM1637
通信接口：采用两线串行接口（CLK时钟线、DIO数据线），与IIC协议类似但无设备地址，仅需2个IO口即可与微控制器通信。数据指令：包含数据命令设置（通信模式配置）、地址命令（位选控制）、显示数据（段选控制）和显示控制命令（亮度调节）。低功耗设计：内置RC振荡（450KHz±5%）、上电复位电路和自动消隐电路，工作电流小，待机功耗极低。显示模式：支持8段×6位显示，可驱动共阳数码管输出，适用于4位或6位数码管显示模块。发送起始信号后，依次传输数据命令、地址命令、显示数据和显示控制命令。
2025-09-11 20:13:22
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原创 STM32经验记录---freertos的us定时器
摘要： 本文对比了STM32微秒定时器的两种实现方式：通用定时器与DWT计数器。通用定时器方案（如TIM1）需配置硬件外设，采用忙等待方式会阻塞FreeRTOS任务调度，影响实时性。而DWT（Data Watchpoint and Trace）作为Cortex-M内核调试组件，直接计数CPU时钟周期，精度高（72MHz时达14ns），不占用硬件资源且无中断开销。其实现仅需初始化DWT模块后通过轮询CYCCNT寄存器完成延时，代码简洁，适用于需高精度且不干扰系统的场景。调用时需先执行DWT_Init()，随后
2025-07-09 20:24:36
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原创 Verilog判断信号上升沿、下降沿
Verilog判断信号上升沿、下降沿 判断信号上升沿、下降沿往往作为整体程序比较关键的一环； 在实践应用中不能仅仅依靠几个对被判断信号的跟随进行判断， 在实践电路中如果被判断信号是根据系统时钟上升沿变化的， 被检测信号跳变与时钟可能会因为竞争或其他因素影响导致会滞后时钟上升沿几纳秒； 如果对判断电平有固定延时或其他苛刻条件的话，仅仅依靠时钟上升沿来判断可能会导致至少一个时钟的误差。 根据上面描述的这些情况，这段程序充分利用了系统时钟的上升沿和下降沿， 判断被检测电平变化的反应精准控制在信号到来
2021-02-24 09:52:06
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原创 Verilog 并行输入 串行输出+数据更新
Verilog 并转串输出+数据更新和别的并转串不同的是这次是并转串plus 笔者看网上大多数有关Verilog并转串程序实践性较差，要么输出延时较大，要么不支持输入数据更新输出，还有的就是从低位到高位输出（个人觉得不大方便）。 那么废话少说，直接看代码，注释个人认为比较详细了，就不赘述了。 笔者是一个刚毕业的大学生，能力一般水平有限，望各位多多指教。// 并转串 //// 顺序：从高位到低位 //module pts (clk,
2020-10-31 09:30:25
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空空如也
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