Verilog 上升沿与下降沿检测

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原文链接：http://www.cnblogs.com/cql/archive/2012/05/15/2502302.html

本文提供了FPGA中常用的上升沿和下降沿检测代码，使用Verilog HDL语言实现。通过两个模块pose_chk和nege_chk，可以分别检测输入信号的上升沿和下降沿。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

FPGA中常用的上升沿检测和下降沿检测代码，使用的verilog hdl语言

//上升沿检测
module pose_chk(clk, in, out);
input clk, in;
output out;

reg curr, last;

always@(posedge clk)
begin
    curr <= in;
    last <= curr;
end

assign out = curr & (~last);

endmodule

//下降沿检测
module nege_chk(clk, in, out);
input clk, in;
output out;

reg curr, last;

always@(posedge clk)
begin
    curr <= in;
    last <= curr;
end

assign out = ~curr & (last);

endmodule