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原创 FPGA开发-Verilog 检测信号上升沿、下降沿，

【代码】FPGA开发-Verilog 检测信号上升沿、下降沿，

2024-12-29 10:25:50 272

原创 Verilog - 串口命令封装（多个命令封装为1个命令）代码

5. 计数（计数器cnt_case），当flag为高电平，并且计数器达到计数值cnt_x时，对计数器cnt_case进行加1。3. 计数（计数器cnt），使计数时间大于一个命令的配置时间，当达到计数值cnt_x时，输出有效信号并对计数器清零。4. 输出flag信号：开始配置时，将flag信号拉高，配置完成后拉低。6. 当flag为高电平时，对不同的case值，输出不同的命令。1. 对接收的串口数据（8bit）进行移位。2. 识别封装命令，输出配置使能信号。

2024-09-16 10:27:40 861

原创 Verilog - ASCII码与16进制相互转换（Task语句，多个ASCII码转换）

4. 将n个8bit ASCII转为n个4bit Hex数据进行数据拼接，输出n*4 bit HEX数据。3. 调用Task语句，将8bit Ascii码转换为4bit Hex数据。1. 使用case语句，将Ascii码与Hex对应关系连接；2. 使用Task语句将Ascii码转Hex作为一个任务。

2024-09-16 10:19:21 947

原创 Verilog - 将信号高电平扩展n个周期后输出

例：将信号s_read_data_vld扩展为时钟周期5倍后输出。1. 先将周期信号在寄存器中进行移位。 2. 将移位后的寄存器信号进行位或操作，然后输出。

2024-09-08 17:02:46 377

原创 Verilog -- FPGA/EPLD软件自己复位程序

当FPGA/EPLD无复位管脚时，软件自己给自己复位。

2024-09-08 16:39:15 866

原创 Verilog_ASCII码与16进制相互转换

十六进制代表的数据通过UART发送到电脑上表示出来，所以最终要求就是将十六进制表示的数据用ASCII码表示传给电脑。反之ASCII转16进制就需要考虑一下大小写。ASCII码与16进制数据需要相互转换

2024-07-20 11:37:59 1107

空空如也

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