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原创 allegro17.2新功能 - “PCB布线阻抗检查”
谈到PCB布线时，阻抗匹配是不可忽视的一个重要因素。PCB板上总会有各种各样的因素导致走线阻抗不连续，线宽，拐角，耦合等原因以外，还有Anti-pad，跨参考区域，相邻层铜皮等原因。这些影响因素，如果单从检查方面来说，需要考虑的可能是单板时间周期的影响。然而，总是有一些因素的影响是无法避免的，但是这些因素对阻抗的具体影响变化是怎样的，是单纯的检查无法评估的。如果可以直观的看到信号上每一段线的阻抗...
2020-02-19 13:43:37
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原创 找不到id_rsa和id_rsa.pub文件怎么办
生成公钥的过程中一不小心把id_rsa删除了或者不显示怎么办，以下用一个很简单的命令就可以重新生成。就会打开这个文件夹了，并且在用户根目录下也可以看到隐藏文件夹.ssh了。就会看到id_rsa 和id_rsa.pub。一路回车，最后会看到一个矩形的图案。你这时ls是看不到.ssh文件夹的。这样就会切换到.ssh，再ls。获取id_rsa.pub。
2023-06-01 12:22:07
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原创 VSCode初次编译ESP32报错【ninja: error: loading ‘build.ninja‘: 系统找不到指定的文件】问题已解决
VSCODE怎么安装ESP32的编译环境Espressif IDF 就不多说了，网上教程一大堆，具体可参照官方网站：https://docs.espressif.com/projects/esp-idf/zh_CN/latest/esp32/get-started/vscode-setup.htmlhttps://github.com/espressif/vscode-esp-idf-extension/blob/master/docs/tutorial/install.md本文简单说下当Espres
2021-08-29 23:19:56
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原创 Allegro报错解决方案
有时候在用allegro画pcb时，莫名其妙就开始报如下错误：“Program has encountered a problem and must exit The design will besaved as a SAV file that can be recovered using dbdoctor (íf applicable).To resolve problem, first obtain the latest software update from Cadenceand if the p
2021-07-15 12:49:17
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原创 Allegro的OUTLINE层不是闭合曲线怎么生成Route_Keepin/Route_Keepout层
如果Outline是闭合Line，则使用Z-Copy生成；单击Edit–>Z_copy；在Options中设置Class为RouteKeepin，Subclass为All，size中勾选contract，Offset中填入20；注：Contract为内缩，Expand为外延，offset为偏移量，Routekeepin和PackageKeepin区域都是要内缩。单击Outline层,则生成Routekeepin区域。若Outline不是闭合曲线，则使用如下方法进行；选择Shape–.
2020-09-23 20:49:19
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原创 HFSS相关操作简述
HFSS中的面怎么拉伸为体？（如何把一个不规则的平面图形变成厚度一定的立体图形？）先使用线段绘制出一个封闭平面图形，然后选中右击，Edit–>Sweep–>Along Vector；向哪个方向拉伸，就将视图修改为什么方向。如想向Z方向拉伸，则将视图修改为YZ或XZ，选中一个点进行拉伸即可。HFSS中曲线连接如何连接为面各段曲线要先布尔相加，弄成闭合曲线；再选中由分段曲线组成的闭合曲线，右键，Edit–>Surface–>Cover Lines。HFSS怎么导入DXF或D.
2020-09-23 13:57:28
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原创 Allegro错误 (Design has been corrupted)
保存allegro时跳出如下框 :error(SPMHOD-1)database has been corrupted, saving as’xxx.sav’导致的结果就是修改allegro之后无法保存，一保存就会跳出这个框；尝试修复数据库，Tools->Database check
2020-09-08 16:31:56
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原创 Allegro 单独设置不同网络之间间距规则的方法
打开约束规则管理器的间距规则设置窗口；假设要设置A、B两个网络之间的间距规则，将A、B网络分别创建一个Class，如下图的 GND 和 RF ：创建一个Class-Class，并分别在左右栏选择第二步创建的Class，点击OK，如下图：选择好间距规则即可，回到PCB更新下即可看到效果！...
2020-08-05 21:22:23
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原创 解决Allegro的Find/Options等栏字体过小的方法
有的电脑分辨率过高，导致打开Allegro时，Find/Options等栏的字体会显示的很小，如下图：
2020-05-02 20:28:06
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转载 Allegro中outline的处理
转载一篇文章，Allegro中outline的处理：https://www.jianshu.com/p/5ae7b8ad0a8e
2020-04-22 17:02:37
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原创 allegro设置禁止铺铜区的方法
使用Shape Keepout设置禁止铺铜区。操作方法是Setup - Areas - Shape Keepout，这样只是设置了禁止铺铜区，但是还可以在此区域布线和打过孔等等操作。
2020-04-22 17:01:09
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原创 Allegro层叠设置打不开的解决办法
有时候你在操作Allegro的层叠设置时，无论是点击层叠设置的快捷按钮还是通过Setup - Cross-section，如下图：都打不开层叠设置的界面，但是鼠标右击有done选项，这是怎么回事呢？原因就出在上次设置层叠设置时，将层叠设置窗口最小化没有改回来，则当再次打开时就会出现上文出现的现象，这时候你需要先点击层叠设置的快捷按钮或Setup - Cross-section，然后通过a...
2020-04-22 15:11:29
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原创 Allegro布线常用命令 - 走线居中
Allegro将两个焊盘或过孔之间的走线居中的方法：选择命令Route - Resize/Respace - Spread Between Voids或者左侧图标Spread Between Voids。如下图：Option中选中Pins或Vias，然后点击走线两侧的两个焊盘或过孔即可（依次点击），走线即居中到两个焊盘或过孔中间。...
2020-04-19 14:04:18
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原创 Allegro在PCB中区域规则设置方法
本方法适用于Allegro对PCB中某区域进行特殊规则设置。Option中选择Constraint Region类中的Top子类；然后选择Shape - Rectangular（其它形状选择对应的图形绘制即可），框选需要特殊设置的区域，在Option中定义区域名称，如下图；在CM约束管理器的Physical中定义适用于该区域的规则，最后在Physical的Region中为该区域设置规则...
2020-04-19 12:00:59
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原创 Allegro在PCB中创建BUS的方法
Allegro在PCB中创建BUS时，只能自定义属性添加，不能在CM约束管理器中创建(我没找到方法，有知道的小伙伴可以留言评论)。方法如下：Edit - Properties，然后选择某条要创建BUS的Nets（记得在Find栏选中Nets项）；找到Bus_Name属性定义Bus名称，点击OK保存退出，如下图；然后就可以在CM约束管理器中看到我们创建的Bus了，可以选择其它网络**Ad...
2020-04-19 10:32:18
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转载 TVS管选型详细流程
提到TVS，大部分电子工程师基本都知道是用来端口防护的，防止端口瞬间的电压冲击造成后级电路的损坏。针对TVS的选型过程，很多厂家都是直接给推荐电路，直接告诉设计者答案选择哪个器件，却很少对选型过程提供理论计算，大部分的电子工程师针对TVS选型的时候，老人凭经验，新人凭参考，一旦更换厂家或者更换测试条件，就无从下手了，本文就专门解决该问题，让新人老人对TVS选型都能得心应手。工作原理TVS（...
2020-04-06 09:34:37
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原创 8/20μs波形的含义
简单意指：上升沿是8us，半峰值是20us，标准GB16927.1有详细定义。拓展1：10/350μS：典型电击穿大地的雷电流曲线，是雷直接袭击电力线和避雷针的电流曲线，一般称为直击雷波形（一般一级防护）；8/20μS:典型雷击穿大地引起的电磁脉冲感应过电压击穿、烧毁设备时的电流曲线，一般称感应雷波形（一般二级防护）；根据理论，10/350与8/20在同等雷击电流作用下，10...
2020-04-06 09:15:19
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原创 Allegro自定义配置方案的导出与导入
自定义配置方案导出：Fle -> Export -> Parameters，如下图：按需要选择需要导出的选项，可在Output File Name中指定路径及文件名。文件导入：File -> Import -> Parameters，选择文件，并Import即可。...
2020-04-05 23:10:47
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原创 可控硅主要参数简析
1．正向阻断峰值电压(VPFU) 是指在控制极开路及正向阻断条件下，可以重复加在器件上的正向电压的峰值。此电压规定为正向转折电压值的80％。2．反向阻断峰值电压(VPRU) 它是指在控制极断路和额定结温度下，可以重复加在器件上的反向电压的峰值。此电压规定为最高反向测试电压值的80％。3．额定正向平均电流(IF) 在环境温度为+40C时，器件导通(标准散热条件)可连续通过工频(即指供电网供...
2020-03-30 12:10:24
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原创 放电管和压敏电阻使用方法简析
压敏电阻在通过持续大电流后其自身的性能要退化，将压敏电阻与放电管并联起来(如图1所示)，可以克服这一缺点，如下图：在放电管尚未导通之前.压敏电阻就开始动作，对暂态过电压进行钳位，泄放大电流，当放电管放电导通后.它将与压敏电阻进行并联分流，减小了对压敏电阻的通流压力，从而缩短了压敏电阻通大电流的时间，有助于减缓压敏电阻的性能退化。在这种并联组合中.如果压敏电阻的参考电压Uima选得过低，则放电...
2020-03-16 12:58:54
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原创 Allegro布局走线对齐工具SKILL分享
在使用Allegro设计pcb时，一直希望可以有像Altium Designer那样的对齐方式，但是Allegro本身不具备这种功能，下面“解密”怎么使用SKILL工具完美解决：Allegro SKILL小工具支持元器件、丝印、管脚、过孔等的自动对齐功能，且多种对齐方式可选。下图是SKILL工具压缩包的内容：建议Allegro版本16.3以上使用，16.5、16.6、17.2版本测试通过：...
2020-03-14 19:41:48
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原创 Cadence常用快捷键汇总
快捷键功能w插入一般电路连接线p插入元件n插入网络符号b插入总线j插入连接点e插入总线连接短线f插入电源g插入GNDx无连接线y画折线t插入文本Z / ctrl+D打开database parti以鼠标为中心放大o以鼠标为中心缩小r旋转对象h垂直镜像v...
2020-03-14 15:57:50
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原创 Cadence SPB 16.6的鼠标滚轮操作设置
用惯Altium Designe的用户，对Cadence的鼠标操作很不习惯，现在向大家描述怎么通过修改Cadence的相关文件来达到和Altium Designe相同的鼠标操作.在Cadence16.6版本的env文件中添加如下语句，就可以实现Altium Designe的鼠标操作模式：button wheel_up "roam y -$roamInc"button wheel_down...
2020-03-12 16:43:22
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转载 谈谈电子设计中PCB上的ESD防护方法
今天在网络上浏览到一篇不错的关于PCB上的ESD防护方法，特转载如下：很多电子行业中，都需要对产品进行相关ESD方面的测试。在汽车行业里，汽车内部集成了各种含有电气模块的部件，每个部件的电路设计中，都需要满足对ESD的相关测试认证。比如，汽车零部件中的电子换挡器，需要满足8KV、15KV的ESD静电放电测试。对于8KV的静电测试，需要部件满足在部件处于工作状态下进行测试时不能出现任何的不良异常现...
2020-03-10 10:04:01
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原创 Cadence 17.4功能更新|支持约束规则的双向设置及同步
Cadence OrCAD Capture 是一款多功能的PCB原理图输入工具。新发布的OrCADCapture17.4作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。OrCAD Capture 17.4有很多新功能更新，我们梳理了很多资料后发现，OrCAD Capture和Allegro已经支持约束规则的双向设置及同步啦，这个双向的规则设...
2020-03-02 17:03:40
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原创 高速电路仿真 - IBIS获取渠道简述
我们用Cadence做高速电路仿真时，IBIS模型是第一步要获取的，那么IBIS模型可以从哪里得到呢？可以免费从器件厂商处直接获取。大部分模型可以直接从器件厂商的官网获取，但是有些厂商为了掌握市场信息，可能会要求客户提供一定的项目资料才肯提供IBIS模型，虽然过程繁琐，但是最终也是会得到IBIS模型的。可以在某些IBIS模型开展的技术网站下载，如比较有名的：http://www.eigrou...
2020-03-02 11:44:55
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原创 集成运放的电压跟随器有什么作用？
虽然电路设计中经常会用到集成运放设计的电压跟随器，但是一直不知道有什么具体的作用，今天详细了解了，现记录如下：电压跟随器是全负反馈放大器，反馈系数是1，反馈形式是电压串联负反馈，电压放大倍数小于1。但是因为运放是高增益器件，用运放做跟随器，增益约等于1，输入阻抗约等于无穷大，输出阻抗约等于零，表明跟随器的作用是阻抗变换。跟随器输出阻抗趋于零，在运放允许的输出功率范围内，输出电压不会受负载阻抗变...
2020-03-02 11:02:07
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原创 压控型恒流源的Multisim仿真
最近由于项目需要，要设计一款压控型恒流源控制半导体激光器，所以需要自己搭建一套压控型恒流源系统。以下方案使用运放、MOS管和采样电阻实现，使用Multisim软件仿真分析。设计参数要求：运放的输入DAC电压范围：0-5V；MOS管源极电压：12V；恒流源实现的最大电流：≥10A；恒流源功率：30W左右；仿真电路图如下：滑动变阻器R6对电源V1分压来模拟输入的DAC信号（变化范围0...
2020-03-01 21:48:48
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原创 Allegro进行高速电路仿真流程中的仿真条件及实施环境
在使用Cadence Allegro进行高速电路仿真时，需要按如下流程来实施：器件模型的确认；器件模型可从元器件官网或第三方网站获取，并用Cadence的Edit Model生成。模型验证和管理；从网络上下载的器件模型并不能直接使用，需要先用Cadence的Model Integrity工具进行处理和仿真验证，以确保仿真器能够有效的组织并正确使用该模型。器件工作参数的确定；该项需要在Dat...
2020-02-28 10:19:25
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原创 信号完整性分析中，普遍选用50Ω特性阻抗的原因
在早期的军用设备，如雷达电报等，已经设计成要求信号传输阻抗为50Ω，后来很多电子系统测试仪也沿用这个标准进行设计，所以慢慢的现代电子设备也开始按照50Ω的标准设计。50Ω的阻抗设计更有益于目前的工艺技术和设备参数进行大规模生产。CMOS器件的输出阻抗一般也在几十欧姆左右，因此可以方便的进行集成电路互连，而不需要做复杂的转化。使用50Ω的传输阻抗设计，是对功耗、串扰、匹配、信号延迟、负载电容...
2020-02-24 17:29:13
1706
ODB++_Inside_Cadence_Allegro_Windows64.zip
2020-12-13
2.4G蓝牙/WiFi-PCB天线封装(Cadence-Allegro封装)
2020-08-27
湿空气焓湿图设计软件 ID-DiaGram
2020-04-29
反激式变压器开关电源工作原理
2020-02-22
Quectel_EC20_硬件设计手册.pdf
2020-02-19
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