u010614434的博客

有时候在用allegro画pcb时，莫名其妙就开始报如下错误：“Program has encountered a problem and must exit The design will besaved as a SAV file that can be recovered using dbdoctor (íf applicable).To resolve problem, first obtain the latest software update from Cadenceand if the p

如果Outline是闭合Line，则使用Z-Copy生成；单击Edit–>Z_copy；在Options中设置Class为RouteKeepin，Subclass为All，size中勾选contract，Offset中填入20；注：Contract为内缩，Expand为外延，offset为偏移量，Routekeepin和PackageKeepin区域都是要内缩。单击Outline层,则生成Routekeepin区域。若Outline不是闭合曲线，则使用如下方法进行；选择Shape–.

保存allegro时跳出如下框 :error(SPMHOD-1)database has been corrupted, saving as’xxx.sav’导致的结果就是修改allegro之后无法保存，一保存就会跳出这个框；尝试修复数据库，Tools->Database check

打开约束规则管理器的间距规则设置窗口；假设要设置A、B两个网络之间的间距规则，将A、B网络分别创建一个Class，如下图的 GND 和 RF ：创建一个Class-Class，并分别在左右栏选择第二步创建的Class，点击OK，如下图：选择好间距规则即可，回到PCB更新下即可看到效果！...

有的电脑分辨率过高，导致打开Allegro时，Find/Options等栏的字体会显示的很小，如下图：

转载一篇文章，Allegro中outline的处理：https://www.jianshu.com/p/5ae7b8ad0a8e

使用Shape Keepout设置禁止铺铜区。操作方法是Setup - Areas - Shape Keepout，这样只是设置了禁止铺铜区，但是还可以在此区域布线和打过孔等等操作。

有时候你在操作Allegro的层叠设置时，无论是点击层叠设置的快捷按钮还是通过Setup - Cross-section，如下图：都打不开层叠设置的界面，但是鼠标右击有done选项，这是怎么回事呢？原因就出在上次设置层叠设置时，将层叠设置窗口最小化没有改回来，则当再次打开时就会出现上文出现的现象，这时候你需要先点击层叠设置的快捷按钮或Setup - Cross-section，然后通过a...

Allegro将两个焊盘或过孔之间的走线居中的方法：选择命令Route - Resize/Respace - Spread Between Voids或者左侧图标Spread Between Voids。如下图：Option中选中Pins或Vias，然后点击走线两侧的两个焊盘或过孔即可（依次点击），走线即居中到两个焊盘或过孔中间。...

本方法适用于Allegro对PCB中某区域进行特殊规则设置。Option中选择Constraint Region类中的Top子类；然后选择Shape - Rectangular（其它形状选择对应的图形绘制即可），框选需要特殊设置的区域，在Option中定义区域名称，如下图；在CM约束管理器的Physical中定义适用于该区域的规则，最后在Physical的Region中为该区域设置规则...

Allegro在PCB中创建BUS时，只能自定义属性添加，不能在CM约束管理器中创建(我没找到方法，有知道的小伙伴可以留言评论)。方法如下：Edit - Properties，然后选择某条要创建BUS的Nets（记得在Find栏选中Nets项）；找到Bus_Name属性定义Bus名称，点击OK保存退出，如下图；然后就可以在CM约束管理器中看到我们创建的Bus了，可以选择其它网络**Ad...

自定义配置方案导出：Fle -> Export -> Parameters，如下图：按需要选择需要导出的选项，可在Output File Name中指定路径及文件名。文件导入：File -> Import -> Parameters，选择文件，并Import即可。...

在使用Allegro设计pcb时，一直希望可以有像Altium Designer那样的对齐方式，但是Allegro本身不具备这种功能，下面“解密”怎么使用SKILL工具完美解决：Allegro SKILL小工具支持元器件、丝印、管脚、过孔等的自动对齐功能，且多种对齐方式可选。下图是SKILL工具压缩包的内容：建议Allegro版本16.3以上使用，16.5、16.6、17.2版本测试通过：...

快捷键功能w插入一般电路连接线p插入元件n插入网络符号b插入总线j插入连接点e插入总线连接短线f插入电源g插入GNDx无连接线y画折线t插入文本Z / ctrl+D打开database parti以鼠标为中心放大o以鼠标为中心缩小r旋转对象h垂直镜像v...

用惯Altium Designe的用户，对Cadence的鼠标操作很不习惯，现在向大家描述怎么通过修改Cadence的相关文件来达到和Altium Designe相同的鼠标操作.在Cadence16.6版本的env文件中添加如下语句，就可以实现Altium Designe的鼠标操作模式：button wheel_up "roam y -$roamInc"button wheel_down...

Allegro17.2 出gerber文件详细流程 - 干货

Cadence OrCAD Capture 是一款多功能的PCB原理图输入工具。新发布的OrCADCapture17.4作为行业标准的PCB原理图输入方式，是当今世界最流行的原理图输入工具之一，具有简单直观的用户设计界面。OrCAD Capture 17.4有很多新功能更新，我们梳理了很多资料后发现，OrCAD Capture和Allegro已经支持约束规则的双向设置及同步啦，这个双向的规则设...

我们用Cadence做高速电路仿真时，IBIS模型是第一步要获取的，那么IBIS模型可以从哪里得到呢？可以免费从器件厂商处直接获取。大部分模型可以直接从器件厂商的官网获取，但是有些厂商为了掌握市场信息，可能会要求客户提供一定的项目资料才肯提供IBIS模型，虽然过程繁琐，但是最终也是会得到IBIS模型的。可以在某些IBIS模型开展的技术网站下载，如比较有名的：http://www.eigrou...

谈到PCB布线时，阻抗匹配是不可忽视的一个重要因素。PCB板上总会有各种各样的因素导致走线阻抗不连续，线宽，拐角，耦合等原因以外，还有Anti-pad，跨参考区域，相邻层铜皮等原因。这些影响因素，如果单从检查方面来说，需要考虑的可能是单板时间周期的影响。然而，总是有一些因素的影响是无法避免的，但是这些因素对阻抗的具体影响变化是怎样的，是单纯的检查无法评估的。如果可以直观的看到信号上每一段线的阻抗...