[UVM源代码研究] 我们在使用UVM寄存器模型内建的sequence检查寄存器时UVM源代码都执行了些啥？

原创 已于 2024-03-18 11:24:59 修改 · 1.6k 阅读 · 21 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#源代码管理 #经验分享

于 2024-03-18 11:24:48 首次发布

[UVM源代码研究] 我们在使用UVM寄存器模型内建的sequence检查寄存器时UVM源代码都执行了些啥？

UVM源代码为我们提供了以下built-in的sequence，方便我们快速的验证一些通用的寄存器功能（比如reset值(uvm_reg_hw_reset_seq)、每个寄存器的各个bit位的读写功能（uvm_reg_bit_bash_seq））
在这里插入图片描述

本文将以uvm_reg_hw_reset_seq为例介绍下这类内建sequence的典型应用场景以及相关的注意事项

我们实际使用时如下图所示
在这里插入图片描述

这四行代码分别对应着该内建sequence的声明、创建、寄存器模型关联以及启动，sequence的启动一定要放在某个task phase中，其他三步可以放在之前的任何地方。

我们这里有两点疑问：

  1. 执行这个hw_reset的过程是否uvm源代码是否会执行reset操作

  2. seq的启动传递的参数为什么是null？是否可以换成对应的sequencer？

这两个问题都可以查看该uvm_reg_hw_reset_seq的内部代码得到答案
在这里插入图片描述

我们首先来看下uvm_reg_hw_reset_seq中的一个空的virtual task rese

最低0.47元/天 解锁文章
uvm 寄存器模型内建sequence
qq_35268388的博客
05-22 2911
通过在其中的每个寄存器上执行 <uvm_reg_single_access_seq> 序列，来验证一个块内所有寄存器的可访问性。类似于uvm_reg_single_access_seq，用来检查硬件存储地址映射的有效性，前提需要存储模型的hdl路径已经指定。验证单个寄存器的实现，方法是尝试通过寄存器映射的每一个地址映射，向寄存器的每个位写入1和0，确保最终的值与镜像值匹配。对包含的所有的uvm_mem执行uvm_mem_single_access_seq。包含未知访问策略字段的寄存器无法进行测试。
uvm_reg_hw_reset_seq
weixin_39662684的博客
11-25 5360
利用ralf生成寄存器模型之后，可以利用uvm自带的uvm_reg_hw_reset_seq完成对寄存器默认值的check. 此seq通过前门读取寄存器的值与ral模型中的mirror值做比较，不一样则报错.
uvm_reg_hw_reset_seq 源码分析
SummerXRT的博客
01-10 3797
文章目录1.代码解析2.知识点补充设置reg不测试关于resource_db uvm_reg_hw_reset_seq用于初期检查DUT中的寄存器硬件值是否与reg_model 中的复位值一致，防止设计在实现时弄错复位值。 1.代码解析 1.先reset reg_modle 。将reg_modle中的镜像值和期望值复位。 2.判断是否在外部设置了哪些 reg_block 不需要进行 reset 测试 。 3.判断是否有哪些 reg 不需要测试。 4.对所有需要进行测试的 reg 通过前门的方式读回DU
寄存器模型测试常用UVM序列（也许会持续更新）
最新发布
qq_66711085的博客
10-10 230
主要功能：自动识别所有需要检查的寄存器；遍历寄存器模型中的所有寄存器；读取每个寄存器在硬件复位后的实际值；主要功能：验证寄存器中每个位的独立读写功能，确保：1）每个位可以正确设置为 1 和 0；// 访问路径（前门/后门）实际操作：对每个寄存器的每个位执行：1）读取初始值；2）写1操作并读取验证，然后恢复初始值；// 使用的地址映射（可选）// 是否更新寄存器镜像值。关键参数：uvm_reg_model model;// 要检查的寄存器模型。
(29)UVM 寄存器内建测试序列(built-in sequences)
数字IC小白的日常修炼
11-26 7088
UVM 寄存器内建测试序列(built-in sequences) 文章目录UVM 寄存器内建测试序列(built-in sequences)内建序列内建序列示例寄存器健康检查关注作者 不少有经验的UVM用户可能会忽略UVM针对寄存器模型内建的一些sequence，实际上如果可以将这些自建的序列作为验证项目一开始的健康检查必选项的化，这对于整个项目的平稳运行会有不小的贡献。 这是因为在项目一开始的阶段，设计内部的逻辑还不稳定，对于verifier而言，如果想要跟上设计的进度，可以展开验证的部分无外乎是系统控
uvm_reg中test sequence 之 uvm_reg_hw_reset_seq
cy413026的博客
04-17 2841
摘自https://verificationacademy.com/verification-methodology-reference/uvm/docs_1.2/html/files/reg/sequences/uvm_reg_hw_reset_seq-svh.html Test the hard reset values of registers The test sequence per...
[UVM源代码研究] 当我们使用寄存器模型里的寄存器调用write/read方法，数据包是如何在寄存器模型、adapter、sequencer中传递的
sunstat的博客
03-18 2581
当我们使用寄存器模型里的寄存器调用write/read方法，数据包是如何在寄存器模型、adapter、sequencer中传递的
《UVM1.1应用指南与源代码深度解析》
08-11
《UVM1.1应用指南及源代码分析》由张强编写，旨在指导读者搭建UVM验证平台并编写验证用例。书中从基础概念到高级应用，再到源代码层面，全面剖析了UVM的各个方面。它不仅涵盖UVM的基本组成部分，还深入探讨了...
《UVM实战》学习笔记——第七章 UVM中的寄存器模型1——寄存器模型介绍、前门/后门访问
qq_42135020的博客
04-24 5808
寄存器模型介绍、最简单的寄存器模型，集成到验证环境，前门/后门访问
7.6 寄存器模型中的一些内建sequence
weixin_45075454的博客
12-24 418
基于uvm_reg_sequence中定义的一个变量 uvm_reg_block model，在启动的时候需要给model赋值，即把寄存器模型赋值给model。之后在任意sequence中都可以启动这个sequence。如果需要跳过某个寄存器的检查，可以在test的build_phase中进行设置。如果不想检查某个寄存器，可以在test的build_phase中设置为不检查。和检查hdl路径的步骤一致。
UVM 寄存器内建测试序列(built-in sequences)
hungtaowu的博客
07-01 1605
原文链接：https://blog.youkuaiyun.com/qq_42419590/article/details/121487295不少有经验的UVM用户可能会忽略UVM针对寄存器模型内建的一些sequence，实际上如果可以将这些自建的序列作为验证项目一开始的健康检查必选项的化，这对于整个项目的平稳运行会有不小的贡献。 这是因为在项目一开始的阶段，设计内部的逻辑还不稳定，对于verifier而言，如果想要跟上设计的进度，可以展开验证的部分无外乎是系统控制信号(时钟、复位、电源)和寄存器的验证。......
uvm_reg_sequence——寄存器模型（六）
weixin_34221773的博客
12-11 1831
寄存器模型 uvm_reg_sequence是UVM自带所有register sequence 的基类。 该类包含model, adapter, reg_seqr(uvm_sequencer). 感觉寄存器模型是个小的UVM系统。有自己uvm_reg_item, uvm_reg_sequence，reg_seqr, uvm_reg_adapter 是用来将寄存器的transaction 和 ph...
UVM实战 卷I学习笔记10——UVM中的寄存器模型（5）
weixin_41979380的博客
11-25 2540
目录寄存器模型对DUT的模拟期望值与镜像值常用操作及其对期望值和镜像值的影响寄存器模型中一些内建的sequence*检查后门访问中hdl路径的sequence*检查默认值的sequence*检查读写功能的sequence 寄存器模型对DUT的模拟 期望值与镜像值 由于DUT中寄存器的值可能是实时变更的，寄存器模型并不能实时地知道这种变更，因此，寄存器模型中的寄存器的值有时与DUT中相关寄存器的值并不一致。对于任意一个寄存器，寄存器模型中都会有一个专门的变量用于最大可能地与DUT保持同步，这个变量在寄存器
关于UVM中的Sequence（一）
weixin_45857247的博客
07-21 670
1、sequence存在的意义 sequence机制的目的是为了将激励的产生功能从driver中剥离出来。这样在不同的测试用例中，就可以将不同的sequence设置成sequencer的main_phase的default_sequence，当sequencer执行到main_phase时，发现有default_sequence，那么它就启动sequence。这样就可以在不改变driver的情况下完成不同的激励驱动。 sequence的启动与执行 note： 都要指定一个sequencer来指
uvm_reg_bit_bash_seq 源码分析
SummerXRT的博客
01-10 8279
文章目录1.源码解析2. 知识点补充 有关 uvm_reg_hw_reset_seq 源码请看： uvm_reg_hw_reset_seq 源码 。 uvm_reg_bit_bash_seq 会对reg_model 中每个可以读写的寄存器域分别写入 0 、1，然后再读回，用于检查寄存器的每个bit的读写功能是否正常。 1.源码解析 1.先将reg_model 复位。 2.通过搜索 resource_db，判断哪些 reg_block 和 reg 不需要测试。然后对每个需要进行测试的reg 进行 sin
【UVM】sequence
加油小狗的博客
12-11 995
将不同类型transaction在同个sequencer上启动：将sequencer和driver能够接受的数据类型设置为uvm_sequence_item，然后需要在driver中用cast转换成员类型。原理：是driver将rsp推送给sequencer，而sequencer内部维持一个队列，当有新的response进入时，就推入此队列，队列默认大小为8。uvm_send系列宏的意义：可以使发送的transaction都使用同一块内存，只是其中的内容可以不同，这样可以节省内存。
UVM-寄存器模型
Nie_You的博客
08-15 8347
UVM_寄存器模型整理。
uvm中sequence机制详解
whddddddddddd的博客
08-31 2962
sequence机制详解
UVM序列
weixin_61098515的博客
09-05 309
1.sequence 、sequence_item是object类，uvm_object 独立于build阶段，所以可以在任何阶段创建sequence 、sequence_item，但是因为不在uvm结构中，所以在顶层无法按照层次关系直接配置到sequence，就是无法通过config_db作配置。 sequence活动起来必须挂载到一个sequencer上，这样sequence可以依赖于sequencer的结构关系，间接通过sequencer来获取顶层的配置和更多消息。 2.sequencer和
uvm中寄存器模型能够的内建sequence
01-10
### UVM寄存器模型内建Sequence功能 UVM框架提供了多种内置的测试序列（built-in sequences），用于简化基于寄存器模型的验证工作。这些序列能够自动执行常见的操作，如读取、写入以及校验寄存器的内容，从而减少了...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值