vivado报错：Error: (vlog-13067)、Error: (vlog-13069)

1. 现象

  用vivado创建一个除法器ip核，点击【Run Simulation】会自动编译并运行ModelSim仿真

  结果编译过程突然报这样的错，说什么丢失 ‘::’ 符号，用vlog编译verilog文件没毛病啊！
  用ModelSim打开该文件，对应18375行，没看出啥来

2. 解决

  仿真语言由【Verilog】改为【Mixed】混合即可，相当于同时用vlog和vcom分别编译Verilog和VHDL文件。