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RSS订阅原创 vivado报错：Error: (vlog-13067)、Error: (vlog-13069)
用vivado创建一个除法器ip核，点击【Run Simulation】会自动编译并运行ModelSim仿真。结果编译过程突然报这样的错，说什么丢失 ‘::’ 符号，用vlog编译verilog文件没毛病啊！仿真语言改为【Mixed】混合即可，栓Q！
2025-03-04 18:32:31
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原创 【VSCode】常用插件安装
Count lines in workspace：在工作空间中统计行数。Count lines in directory：在目录中统计行数。（d表示十进制，第一个数字表示起始数字，第二个数字表示步进）代码统计行数，有些工程上会用到，方便！未选中多列，仅使用多个光标的情况下；②自动从 0 按步进 1 累加。Verilog语法高亮，标准~当然，也可以倒序生成累加数。插入多列数字，好用！
2025-01-20 23:03:11
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空空如也
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