sinat_41774721的博客

关键路径找不到优化解决方案，就会报告时序违反，也就是说关键路径没有达到时序满足，不会优化其它违反的时序路径。每个pathgroup,先优化关键路径(即最差的时序路径)，然后才会优化接下来最差的时序路径。默认每个时钟域对应一个pathgroup.设计的时序分组，叫做pathgroup。...

一旦在触发器的时钟引脚上定义了时钟，便会自动推断出该触发器的建立时间和保持时间检查。时序检查通常会在多个条件下执行，通常，很关键，而很关键。

时钟源周期占空比边沿时间时钟名为SYSCLK，并在端口SCLK上定义, 周期为20ns。-waveform {上升沿， 下降沿 ...}，必须指定偶数个边沿时刻，然后不断重复，未指定默认值为 {0，period/2}

Net1有一个上升沿的跳变时，Net2也是从0到1的跳变，且transition变化比Net1还快时，此时就会存在一个负的crosstalk。PR工具布线后的database，需要利用Start-RC来进行RC抽取，以SPEF格式的RC文件输出。，当output的transition足够快，完全可能出现output50%电平提前于input50%电平，即发生负delay情况。netdelay的计算往往是将整个design中的net拆分成若干段来进行，同时把每段net用某种RC模型来表征。.........

S家称C家称中文名，，它的作用是去除clockpath上的相同路径上的悲观计算量。

文章目录单一分析模式1.建立时间分析2.保持时间分析单一分析模式时序分析模式分别为：单一分析模式（single mode）、最好-最坏分析模式（BC_WC mode）、全芯片变换分析模式（OCV mode），这里仅分析单一模式，其他模式类似只是最快数据路径和最慢路径选择不同。更多知识参考：详解建立时间和保持时间时序违例解决方法1.建立时间分析时钟周期(T) = 4发射时钟最慢路径延时值(Tck)=U1单元延时+U2单元延时=0.8+0.6 = 1.4最慢数据路径延时值 (Tcmb) =

文章目录时序优化1.优化建立时间和时序设计规则1.1 改变单元位置1.2 改变单元的大小1.3 插入缓冲单元1.4删除缓冲单元1.5 重分配负载1.6 时钟有用偏斜2.优化保持时间时序优化解决时序收敛的问题也是静态时序分析中的主要任务。静态时序分析中可以通过自动和手动两种方式完成物理上和时序上的优化工作，其优化时序的类型主要分为建立时间、保持时间和时序设计规则3种。解决建立时间不满足的方法：加强约束，重新进行综合，对违规的路径进行进一步的优化，但是一般效果可能不是很明显降低时钟频率，但是这个一般

因此不需要在latepath上，即lauchclockpath以及datapath上再加timederate,因为在WC条件下，launchclockpath以及datapath上的延迟已经是所有条件下最差的delay了，没有必要再加大延迟，但是WC条件下captureclockpath上的delay肯定不是最小的，因此需要加快。，在芯片生产过程中，由于刻蚀，不同点的温度，金属不均匀，串扰，晶体管沟道长度等影响因素，导致片上各个位置单元延迟不一样。......