静态时序分析-path group

path group

1.定义：
设计的时序分组，叫做path group。
默认每个时钟域对应一个path group.

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2.特点：
每个path group ,先优化关键路径(即最差的时序路径)，然后才会优化接下来最差的时序路径。
关键路径找不到优化解决方案，就会报告时序违反，也就是说关键路径没有达到时序满足，不会优化其它违反的时序路径

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3.Time path 类型：

• In2reg:input port 到 时序元件的数据输入端
• Reg2reg: 时序元件的时钟pin 到 下一个时序原件的数据输入端
• Reg2out：时序元件的时钟pin 到 output port
• In2out:input port 到 output port,（注意：此路径不能经过reg，可以通过buffer，且出现In2out路径，需要在top.sdc文件设置）

EndPoint:时序path上的终点：

• 1.寄存器/macro的数据输入端
• 2.输出端口port

StartPoint：时序path上的起点：

• 1.寄存器/macro的时钟输入引脚
• 2.输入端口port

        set_input_delay * -clock * -add_delay [get_ports *]
        set_output_delay * -clock * -add_delay [get_ports *]

input/output delay。这是关于IO边界上的约束，我们应该都知道，STA并不能去检查一条没有被约束的路径，因此所有的端口上路径都必须被赋予边界约束。 为了方便顶层在集成block的时候，接口时序可以相对容易修一点，一般会过约input delay 和output delay，经验值是设置成周期的60%，工具在place的时候，会把in2reg和reg2out相关路径上的cell尽可能靠近port的位置，这样block内部的这些timing path上的data path会比较短。在做block时，只需要把reg2reg修干净就可以。

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