sinat_41774721的博客

ND3D1BWP13T40P140HVTND3D1BWP13T40P140HVTTSMC两种工艺，Metalization Stack的截面示意图：还有一层AP用来走RDL，RDL这层是最厚的一层，一般用于连接IO的bump，信号线基本上不会用这层绕线。

例如partitionA 和partitionC有很多连线，但是partitionB 在中间，那些连线就是穿过partitionB 的什么都不干的线，为了平衡周期，有的就多了些reg。芯片规模越大，这样的path就越多。，也就是把网表对应到划分好的partition的时候，考虑到partition的位置信息，需要插入一些feedthru 的path，在feedthru partition创建对应的feedthru port，并在path上面插入feedthru buffer。

之所以要用MMMCFlow是因为device在不同的PVT下的特性不一样，而且foundary对这些不同条件下的timing都有要求，即这些条件都需要做timingsignoff。所以，在PR实现时就需要把这些view加进去，这样PR实现后进PT做timingsignoff才可能，满足不同view下的时序要求。WNS和TNS是时序分析的两个指标，其单位是ns，是衡量timing好坏程度的指标，通常是负数，负的越多，性能越差。所有负的slack值之和，表征芯片的一个性能范围。............

Net1有一个上升沿的跳变时，Net2也是从0到1的跳变，且transition变化比Net1还快时，此时就会存在一个负的crosstalk。PR工具布线后的database，需要利用Start-RC来进行RC抽取，以SPEF格式的RC文件输出。，当output的transition足够快，完全可能出现output50%电平提前于input50%电平，即发生负delay情况。netdelay的计算往往是将整个design中的net拆分成若干段来进行，同时把每段net用某种RC模型来表征。.........

时钟树综合(CTS)从某个clock的root点长到各个sink点的clockbuffer/invertertree,工具试图将某个clock所属的所有sinks做到相同长度。

芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。对于主板而言，芯片组几乎决定了这块主板的功能，进而影响到整个电脑系统性能的发挥，芯片组是主板的灵魂。4.2、湿蚀刻(进一步洗掉，但是用的是试剂，所以叫湿蚀刻)——以上步骤完成后,场效应管就已经被做出来啦，但是以上步骤一般都不止做一次,很可能需要反反复复的做，以达到要求。我们每天运行程序的芯片是这样造出来的，放大后的芯片机构，无与伦比的美，在如此微观世界，人类科技之巅。...

功耗分析主要可以分为两个部分和，功耗的计算很难有一个准确值，各个工具计算的差别会很大。

还起到隔离普通信号和VDD、VSS的作用，在做LVS或形式验证的时候不至于引起混乱。Boundarycell也称Endcapcell,在28nm以及更小的工艺中，为了保证栅以及氧化层的一致，需要在标准单元Row两端放置Endcapcell。Tapcell的作用就是通过固定间距对衬底施加偏置电压减小衬底的寄生电阻，使三极管无法达到导通要求从而切断闩锁效应的正反馈环路，消除闩锁效应。，在CMOS工艺中，由于npn和pnp型晶体管的存在，以及寄生电阻R2和R3的存在使两个晶体管相互耦合组成一个。.........

动态IRDrop产生原因是电源在电路开关切换的时候电流波动引起的电压压降,发生在时钟的触发沿，时钟沿跳变引起大量晶体管开关，带来组合逻辑电路跳变，使芯片短时间内产生很大的电流。在分析noise时，将产生noise信号源的网络称为侵害net，受到串扰的网络称为受害net。这种方法通过改变金属布线的层次来解决天线效应，但同时增加了通孔，由于通孔的电阻会直接影响到芯片的时序和串扰问题，所以严格控制布线层次变化和通孔的数量。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。...

IC后端

物理单元介绍

参考原博地址：https://blog.youkuaiyun.com/weixin_46752319/article/details/107387584 ICC绕线阶段 主要任务：完成标准单元的信号线的连接，布线工具会自动进行布线拥塞消除、优化时序、减小耦合效应、消除窜扰、降低功耗、保证信号完整性等问题。   首先先介绍一下基于格点的布线理论         

参考原博地址：https://blog.youkuaiyun.com/weixin_46752319/article/details/107387584 ICC时钟树综合 时钟树综合就是指从某个clock的root点长到各个sink点的clock buffer/inverter tree。工具试图将某个clock所属的所有sinks做到相同长度，即尽可能的使一个时钟信号到达各个终端节点的时间相同。   

参考原博地址：https://blog.youkuaiyun.com/weixin_46752319/article/details/107360843 ICC布局阶段                      &nb

参考博客原址：https://blog.youkuaiyun.com/weixin_46752319/article/details/107313770 ICC布局规划 Floorplan是ICC设计流程中非常重要的一环，Floorplan的好坏直接影响到设计的timing和布线布通率， 很多时候流程中反复主要发生在这步。   在ICC student lab中，对floorplan这么描述： A floo

ICC数据准备文件 主要基于ICC_lab2010的学习  查找资料的总结 非库文件：                    ·ICC启动环境设置文件：.synopsys_dc.setup   &n...

集成电路设计分为前端设计和后端设计，前端设计主要负责将系统、逻辑与性能的设计要求通过逻辑实现，进行行为级的描述并将其逻辑(RTL)转化为门级网表(Gate Netlist)。集成电路后端设计是指将前端设计产生的门级网表(Gate Netlist)通过EDA软件进行布局布线和进行物理验证并最终产生交代工厂制造用的版图数据(GDSII)文件。流程包含：布局规划、布局、时钟树综合、布线、物理检查(设计规则检查DRC和网表一致性检查LVS)、时序收敛分析(Timing sign-off)等。3D集成电路是将两层或

片外互连延迟不断增长的问题解决方案出现了系统级芯片(System-on-Chip, SoC)。把所有的元器件集成到单片衬底上可以提升系统的总体速度，同时也降低了功耗。3D IC实质在于可以让集成电路上最长的互连线长度大大缩减，在下图可以看出，在二维平面中，连接A区和C区的信号线会横跨整个平面，而在三维继承中，则通过把A区和C区布局规划在两个die之间通过TSV来互连，将大大缩短互连线的距离。目前部门厂商开发出TSV（Through silicon via）硅穿孔，除了普通的互连线之外，TSV在层间互连

文章目录一、先进封装发展背景二、三维封装技术发展2.1 2.5D/3D IC技术2.1.1 2.5D2.1.2 3D IC-HBM2.2 各家3D IC技术2.2.1 台积电SoIC2.2.2 英特尔3D封装技术Foveros2.2.3 英特尔2D/3D技术融合Co-EMIB2.3 华天科技eSiFO2.4 各家FOPLP三、晶圆级三维集成新趋势四、总结从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。有了先进封装技

文章目录1.supply network1.network2.supply net2.supply set1.set2.supply sets in power domains1.supply network1.networksupply network是使用详细的供应连接起来的：supply nets、supply ports、power switchessupply nets 创建使用 -domain选项，使它创建在当前功率域。create_supply_port //创建portcre

传统的降低Power的方法主要有：1.门控时钟技术（clock gating）2.多阈值电压技术（MultiShreshold）3.动态电压频率调节技术（DVFS）目前有以下几种低功耗技术：1.多电压技术（Multi-Voltage）2.MTCOMS Power Gating 技术（多阈值功耗控制技术），比如基带部分中的2G、3G、CDMA、LTE等通过awake—>sleep—>awake的方式间歇式的打开或关断其电源，power gating 可以完全关掉dynamic的pow

1.当前低功耗设计都离不开UPF标准，那么什么是UPF？UPF的全称是统一功耗格式(Unified Power Format)，其主要是由Synopsys推出的专门用于描述电路电源功耗意图的一种语言标准，它是Tcl语言的扩展，并且现在被三大EDA厂商支持。由于RTL和设计约束不足以描述功率行为。没有用于捕获电压变化、shutdown、isolation、retention等功能。我们需要使用UPF保持整个流程的一致性，实现自动化，最小化设计失败的风险。2.低功耗设计需要的特殊cell1).po

多电压技术是现在低功耗技术的主要方向。现在的很多低功耗技术就是在满足芯片性能的前提下，尽可能的降低芯片的工作电压VDD。低功耗是芯片的一个很重要的设计指标，为了达到更低的功耗通常会将一颗芯片的所有逻辑电路分割成多个不同的电源域，每一个电源域独立开关。因此，当某个电源域不需要工作的时候，可以被关掉，从而降低功耗。另外不同的电源域可以使用不同的供电电压，从而更低的电压会带来更低的功耗。对于一款芯片来说，其是由许多模块、子系统集成之后才会发挥它的功能，不同模块之间的工作速度和性能要求不同，此时就需要将这些模块

转载来源：数字后端基本概念介绍(Via) Via指互连线通孔，芯片的连线有不同层的金属互连线相互连接。而Via的作用就是连接这些不同层的金属。如下图所示： 一个完整的通孔是由三层组成的，包括两个互连层和一个cut层，cut层可以理解为连接两层互连线的接口。比如V23，...

scan chain1.定义：满足可测试性设计(DFT),将设计中所有的触发器连接到一条或者若干条链上，称为scan chain。将一个复杂的时序电路转换为简单的组合电路进行测试。这一步是在逻辑综合(DC)中实现.当SE=1时，电路进入scan状态，当SI=1时，电路工作在normal状态。2.为什么进行scan chain reordering：在DC综合阶段，工具没有寄存器的物理位置信息，按照字母顺序做scan chain的插入，连接方式并不是最优的。在ICC中place是基于time和

逻辑单元库的建立：一个完整的单元库是由不同的功能电路所组成，在芯片应用中可分为三类：标准单元：反相器、与门、寄存器、选择器、全加器。组合逻辑电路和时序逻辑电路。互补，反向，非反向，其他。锁存器、寄存器。模块宏单元：ROM、RAM输入输出单元库文件：在逻辑综合产生门级网表和物理设计做布局布线的过程中需要两个重要的库文件，就是物理库(lef)和时序库(lib)1.物理库LEF文件LEF是版图级的抽象文件，主要用于布局和布线。目前普遍使用的是由Candence开发的LEF文件格式，以le

path group1.定义：设计的时序分组，叫做path group。默认每个时钟域对应一个path group.2.特点：每个path group ,先优化关键路径(即最差的时序路径)，然后才会优化接下来最差的时序路径。关键路径找不到优化解决方案，就会报告时序违反，也就是说关键路径没有达到时序满足，不会优化其它违反的时序路径 3.Time path 类型：In2reg:input port 到 时序元件的数据输入端Reg2reg: 时序元件的时钟pin 到 下一个时序原件的数

scan chain compress/decompress1.Why scan chain compress ?芯片设计规模愈来愈大，受到管脚数目的限制，scan chain变得越来越长在DFT上的tese time就长，而test time是影响整个芯片成本的一个关键因素2.在DFT上的tese time就长，而test time是影响整个芯片成本的一个关键因素 3.建立时间分析D触发器输入和输出会有内部延迟，用TckTckTck表示，两个触发器之间有一段组合逻辑产生另外一个延迟，