simplezt的博客

（有时可能不包含net），除此之外，SDF还包含了timing check。注意注意，延迟信息本身就包含了SDC信息，原因是延迟计算涉及到路径选择，最简单的比如数据遇到MUX选I0还是I1走，lib中给出的delay都不一样。如果SPEF是原料，那么SDF就是一个精加工的产品，只是有时候可以缺少SPEF的原料。比如DC时没有位置信息，net delay用WLM来估算，那么此时生成的SDF只包含cell delay，这时SDF中不会出现“INTERCONNECT“。描述的是cell+net的。

T40项目中，timing signoff对setup加的uncertainty为100ps，对hold的uncertainty为50ps。hold uncertainty = margin，且hold margin可以加在launch或capture path上。那么问题来了，为什么hold不需要考虑jitter呢？

这是一个定义了基于下降沿或上升沿delay和transition的timing arc。f_itrans_ocap是template名，定义了output pin的因变量input transition和output cap。基于该二维因变量，lib列出了ADC_OUT rise/fall情况下的两个自变量delay和transition。

之前timing signoff 阶段，IP边界的出现了violation，当时IP vendor不提供netlist，后端根据抽取的lib来做STA，但lib check和flatten check肯定存在一定偏差，理解这个偏差就需要了解crosstalk、timing window等概念。找到STA圣经，第六章看完，还顺便解决了我在配合后端做STA收敛的过程中产生的很多其他疑问。比如输出sdf为什么一定要输入sdc？），sdf是否只反标真实的path？

对于XOR或MUX，clock gating check不会自动推断了，STA会报no clock gating check的warning，如果用户确认需要做check，那么可以用set_clock_gating_check的命令来做约束。clock_gating_check是一种对ICG cell做timing check的约束，可以用户设置，也可由工具推断，目的是保证穿过ICG cell的clock没有glitch。下降沿触发对AND gate clock gating check的时序收敛更友好。