Verilog 语法介绍 1

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于 2025-06-25 12:01:35 首次发布

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Verilog RTL

verilog 是硬件语言描述（HDL），借鉴了C语言，专用来描述硬件。system Verilog 2012版本，是Verilog 上的扩展。

语义、语法：标准文档《IEEE 1364 standard》

特点：描述数字电路。

抽象层：

门电路 Gate,
RTL (寄存器传输级) ，用的是always，没有and or
behavioral 乘法加法
layout

结构模型

由gate primitive 和/或其他模块构建。
它们使用逻辑门描述电路--就像你在电路实现中看到的那样

例子加法器：

module adder_4_RTL(a,b,c_in,sum,c_out); //端口声明
output [3:0] sum;  //端口方向、位宽为4 
output c_out;  不指定位宽，默认1 位
input [3:0] a,b;
inuput c_in;

assign {c_out,sum} = a+b+c_in;  //连续赋值语句
       //{}为拼接符，{MSB,LSB}

endmodule

语言特点

1、并发性，硬件有并发性。concurrency

2、结构

3、过程化语句 begin end

4、Time 时序，

标识符

不能数字开头，由[a,z][A,Z] [0,9] _ ￥下划线组成。大小号敏感，
注释：// /**/
value 值： 0 表示低电平或 false， 1为高电平或 true, x 为未知的逻辑状态, z 为高阻态。
数字：位宽、进制、值。比如： 16‘h FF00, 8'h ax=1010xxxx, 数字里可以加下划线 _, 增强可读性。12’b 000_111_010_100
Nets：线
makefile, 使用vcs 工具。
看波形文件.vpd 和 .VCD 文件，看仿真的结果对不对。逻辑综合可以用脚本执行，dc_shell，调用design compile和 DFT工具等。

逻辑综合输出的一些信息：

#5 延迟会报warning
operation typical，电气规格类
约束类：扇出、面积、最大delay
将RTL 电路进行映射，有面积。
check timing，area ,max delay，
输出ddc 文件，RTL code 也写出来。

逻辑综合工具 design version,

可以在GUI界面，转换成具体的电路。大项目基本都是跑脚本。

设计工程师：逻辑语法OK，会写test bench, 用verilog 写。

前端工具：逻辑仿真工具、逻辑综合工具、DFT（可测性设计）

语法介绍 syntax

reg，寄存器数据类型，

寄存器是数据储存单元的抽象，寄存器数据类型的关键字是 reg。

reg 类型数据的默认初始值为不定值x。通过赋值语句可以改变寄存器储存的值，其作用与改变触发器储存的值相当。
reg 型数据常用来表示“always”模块内的指定信号，常代表触发器。在“always”模块内被赋值的每一个信号都必须定义成reg 型。
reg 型数据的格式如下：
reg ［n-1:0］数据名1，数据名.2，⋯，数据名i；

reg A,C; //默认位宽1

A=1;

C=A;

wire型

常用来表示用以assign 关键字指定的组合逻辑信号。
Verilog 程序模块中输入输出信号类型默认自动定义为 wire 型。
wire 型变量通常是用来表示单个门驱动或连续赋值语句驱动的网络型数据。

wire 型属于网络类型，网络类型的变量不能储存值，而且它必须受到驱动器（例如门或连续赋值语句，assign）的驱动。

如果没有驱动器连接到网络类型的变量上，则该变量就是高阻的，即其值为z。

wire [3:0] busA; //位宽[MSB,LSB] 比如 [3:0]

wire a; //定义一个 1 位的wire 型数据

reg [1:0] busC;

busC=busA[2:1]; //在A 的[3:0]中选择 [2:1], 叫 位宽选择。连接是高位对高位，低位对低位。

-> busC[1]=busA[2]; //

-> busC[0]=busA[1];

wire和reg 的区别

Verilog中reg和wire类型的差异

存储与连线的区别:

reg 类型相当于存储单元，有记忆功能，可以保持上次的输入值，无需持续激励。

wire 类型相当于物理连线，主要用于表示硬件中的信号连接。

赋值方式的不同:

reg 变量只能在 initial 和 always 块中被赋值，

而 wire 变量只能通过 assign 语句进行连续赋值.

如果 reg 在组合逻辑（如 always@(*)）中被赋值，它会被综合成连线（类似于 wire）。因此，reg 的本质是“可以被赋值的变量”，而不是“一定是寄存器”.

使用场景:

wire 通常用于表示直通路径，即输入有变化时，输出马上无条件地反映，适用于组合逻辑。

reg 用于需要触发才能改变状态的情况，适用于时序逻辑，如计数器、状态机等