Quartus II 时序约束文件生成

前言

     在进行Quartus II Prime进行FPGA程序开发后期，我们常常需要对有些路径进行时序优化来改善时序紧张或者时序违例的情况。下面针对SDC文件的生成流程做记录。

一、Creat Timing Netlist

1、无SDC文件，先点击CreateTiming Netlist

二、现在还没有SDC文件，再点击Read SDC File,Write SDC File;

三、添加时钟约束Creat clock，设置号；update Timing Netlist,Write SDC File；

四、添加锁相环输出时钟约束

TCL指令：drive_pll_clocks -use_tan_name