28、位并行脉动乘法器的VLSI架构

位并行脉动乘法器的VLSI架构

在超大规模集成电路（VLSI）设计中，有限域GF(2m)上的乘法运算至关重要，许多其他运算如幂运算、除法和求逆等都可通过重复乘法来实现。本文将详细介绍位并行脉动乘法器的VLSI架构，特别是针对由不可约三项式和五项式生成的有限域上的双基乘法。

1. 有限域元素的表示与乘法器类型

有限域GF(2m)中的元素有多种等价表示形式，常见的有多项式基（PB）、正规基和对偶基。对偶基乘法器在硬件效率方面表现出色，无论是位串行还是位并行形式。通过合理选择基，可以避免双基乘法器在不同基下操作的问题，且所需的基转换几乎不需要额外的硬件。因此，里德 - 所罗门（RS）编解码器通常采用对偶基作为操作基。

基于不同的基表示，人们提出了多种乘法架构。对于高速VLSI实现，脉动阵列架构是乘法的首选。GF(2m)上的脉动阵列乘法器可分为四类：位串行、位并行、混合和数字串行。位串行架构面积最小，但吞吐量也最低，其主要问题是延迟较大。最常用的位串行乘法器是双基Berlekamp位串行乘法器，它所需的硬连线较少。PB位串行和位并行脉动乘法器也有相关研究。位并行乘法器需要的面积最大，但能提供最大的吞吐量。Mastrovito提出了一种用于PB乘法的算法及其硬件架构，即Mastrovito乘法器。此外，还有针对特殊约化多项式（如三项式、等间距多项式和两类五项式）的多项式基乘法公式和广义位并行硬件架构的研究。

虽然位串行双基乘法器在RS编码器等应用中广泛使用，但研究表明，在更复杂的电路（如RS解码器和 syndrome 计算器）中，采用位并行双基乘法器更具优势。

2. 预备知识

2.1 多项式乘法

设GF(N)表示一个包