【FPGA设计】赛灵思常用原语xpm_fifo_async

最新推荐文章于 2025-05-06 16:55:51 发布
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1. 简介

xpm_fifo_async是Xilinx Parameterized Macro (XPM) 库中提供的一种异步FIFO（First-In First-Out）模块，主要用于解决跨时钟域的数据传输问题。该模块能够在不同的时钟域之间安全地传输数据，避免了由于时钟不同步导致的潜在亚稳态问题。

2. 接口说明

接口名称 作用
wr_clk 写入时钟，用于控制数据写入FIFO。
rd_clk 读取时钟，用于控制数据从FIFO读出。
wr_en 写使能信号，当为高电平时允许写入数据。
rd_en 读使能信号，当为高电平时允许读出数据。
d_in 写入数据输入端口。
d_out 读出数据输出端口。
empty 空标志，当为高电平时表示FIFO为空。
full 满标志，当为高电平时表示FIFO已满。
prog_empty 程序空标志，当为高电平时表示FIFO接近空状态。
prog_full 程序满标志，当为高电平时表示FIFO接近满状态。
rd_data_count 读数据计数，指
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FPGA设计优化（3.1）
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03-15 1074
在 端 口 设 置 界 面 ， 需 要 注 意 两 个 寄 存 器 ： Primitives OutputRegister和Core Output register，如图6-71所示，前者为BRAM自带的寄存器，后者为SLICE中的寄存器。默认情形下，前者会被勾选，因其对时钟到输出延迟有很大的改善作用，这在表6-16中已经阐述过。对于高速设计（时钟频率大于300MHz），建议将两者都勾选。当仅勾选前者时，从输入到输出需要2个时钟周期（Latency=2）；
fpga学习——zynq图像处理中的DVP流接口封装
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01-22 4311
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XPM小结
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09-12 939
学FPGA的小伙伴，不管是用的哪个平台，都会用到一个IP：FIFO，直译过来就是先入先出，这玩意主要用来做数据缓存，实现跨时钟域交互和速率匹配，在xilinx平台，大家常常IP调用的方式来使用它，这种方式移植起来需要拷贝对应的xci文件才可以，不算麻烦，但是似乎不够优雅，改参数也需要打开IP才能设置，难以进行多层级参数传递，基于此为了解决这些问题，xilinx提供了一个xpm-fifo，使用它可以完美的规避前面提到的两个问题。大家只需要简单设置提取出来的这些参数就可以方便的用起来了。点击上面链接查看详情。
XILINX原语之——xpm_fifo_async(异步FIFO灵活设置位宽、深度)
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Xilinx Vivado2019.2 XPM_FIFO xpm_fifo_async
Tony
03-16 3001
最近用Xilinx的XPM ，居然踩到坑了 如下图所示，在释放复位以后，XPM_FIFO的复位信号那是过了好久才释放 需要对复位释放的时间进行注意了 如果在复位没有释放的时候对FIFO机型写操作，写不生效 ...
XPM_FIFO_ASYNC和XPM_FIFO_SYNC读写位宽不同时，点算？
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XPM_FIFO_ASYNC和XPM_FIFO_SYNC写位宽与读位宽不同时，如何处理。
xilinx XPM FIFO的使用（xpm_fifo_sync）
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一定要注意FIFO_WRITE_DEPTH是2的幂，不然，输出会异常。其他的使用方式按照手册来就行。会出现数据是“x”状态。
【FPGA设计】赛灵思常用原语IBUFDS与OBUFDS
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FPGA设计实用分享02之XILINX的可参数化FIFO
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03-07 1632
一、背景 FIFO是FPGA项目中使用最多的IP核，一个项目使用几个，甚至是几十个FIFO都是很正常的。通常情况下，每个FIFO的参数，特别是位宽和深度，是不同的。 明德扬(MDY)在2021年承担了多个基于XILINX芯片的研发项目，包括VPX网络透明传输项目(芯片为XC7K325T-2FBG900)、某高端测试仪项目(芯片为XCKU060-FFVA1156)、某网闸设备项目(芯片为XC7Z030-FBG676)等，另外，明德扬自研了基于XC7K325T-2FBG900和基...
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Async FIFO
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09-13 387
why gray code? in binary code :      FIFO address  从 010  变到  001 时 由于亚稳态 ， 010 可能变成 011 或者 000 或者 010 或者 001  当变成 010 或者 001 时FIFO 空满的逻辑判断不会出错，而变成 011 或者 000 时FIFO 的逻辑判断会出错，这是不可取的。 而用gray code, 相...
xmp_fifo_async 需要复位
oldmoney
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补复位 rd_rst_busy /wr_rst_busy / overflow 也会存在一段为高的情况。xmp_fifo_async 需要复位。
XPM_FIFO_SYNC使用说明
独木舟216的博客
09-26 6319
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误请直接联系我，欢迎留言。 PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！ 下面介绍一个 XPM_FIFO 实例的基本读写操作。 • 所有同步信号都对wr_clk 的上升沿敏感，它被假定为根据目标设备和FIFO/存储器原语要求运行的缓冲和切换时钟信号。 • 当FIFO 未满且wr_en 在每个wr_clk 周期置位时执行写操作。 • 当FI...
[Synth 8-439] module ‘xpm_fifo_async‘ not found
qq_40456669的博客
03-27 581
另外如果是2016版本的IDE以及更早的IDE的话在使用的时候需要在TCL执行下面这句话。xilinx的xpm系列原语在我们的日常开发中经常被使用到，他分为以下三类。这个时候需要将bd从ooc编译改为global编译即可解决问题。就是明明有例化xpm_fifo，但是在综合的时候报错。但是在使用的时候突然出现了下面的错误。
Xilinx原语——FPGA学习笔记4
m0_69082048的博客
03-10 2662
一、XILINX器件原语原语，是FPGA厂商针对其器件特征开发的一系列常用模块的名称。原语是FPGA芯片中基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等。原语在设计中可以直接例化使用，是最直接的代码输入方式，原语和HDL原语的关系，类似于汇编语言和C语言的关系。Xilinx公司的原语按功能分为10类，包括计算组件、I/O端口组件、寄存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及吉比特收发器组件。
FPGA Base Xilinx跨时钟域宏XPM_CDC
Tony
11-26 3668
Verilog HDL 核心在于Hardware Description Language，掌握基础后通过搭积木的方式来形成你的设计，XPM_CDC在命名上已经告知用户不同的XPM_CDC用于处理不同场景下的跨时钟域处理。如果对于截图中的CDC用法不是很了解，建议在bing上搜索，会有很丰富的资料讲解。最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范，还是放下这句话。其实Xilinx公司已经为用户提供了宏定义，实现跨时钟域处理，见截图。习惯养好，不说称为优秀的FPGA工程师，至少不拉跨。
使用fifo 原语进行读写测试，利用modelsim软件进行仿真
weixin_46304030的博客
05-03 776
a_tb_FifoSim.v文件，文件中例化了colorbar 模块，generate_test_data 模块，fifo_module模块。
vivado 异步fifo原语
最新发布
06-07
### Vivado 中异步 FIFO 原语的使用方法与配置 在 Vivado 中，异步 FIFO 的实现通常依赖于 Xilinx Parameterized Macros (XPM) 库中的 `XPM_FIFO` 原语[^5]。此原语支持多种配置选项，能够满足不同应用场景下的需求。以下是关于如何配置和使用异步 FIFO 原语的具体说明： #### 1. 配置参数 `XPM_FIFO` 提供了丰富的参数以满足不同的设计需求。以下是一些关键参数及其作用： - **FIFO_WIDTH**: 定义 FIFO 的数据宽度（以位为单位）。 - **FIFO_DEPTH**: 定义 FIFO 的深度（即存储单元的数量）。 - **ECC_MODE**: 配置错误校验和纠正功能。例如，可以设置为 `"no_ecc"` 或 `"en_ecc"`。 - **WRITE_DATA_COUNT_WIDTH**: 写入计数器的宽度，用于监控写入的数据量。 - **READ_DATA_COUNT_WIDTH**: 读取计数器的宽度，用于监控读取的数据量。 - **PROG_FULL_THRESH**: 程序满阈值，当 FIFO 达到该阈值时触发中断。 - **PROG_EMPTY_THRESH**: 程序空阈值，当 FIFO 达到该阈值时触发中断。 这些参数可以通过实例化时直接指定或通过约束文件进行定义。 #### 2. 实例化代码示例 以下是一个典型的 `XPM_FIFO` 实例化代码示例： ```verilog xpm_fifo_async #( .FIFO_MEMORY_TYPE("block"), // "block", "distributed" or "ultra" .FIFO_WRITE_WIDTH(32), // Write data width .FIFO_READ_WIDTH(32), // Read data width .FIFO_WRITE_DEPTH(1024), // Write depth .FIFO_READ_DEPTH(1024), // Read depth .WR_DATA_COUNT_WIDTH(10), // Write count bit width .RD_DATA_COUNT_WIDTH(10), // Read count bit width .PROG_FULL_TYPE("threshold"), // Program full type: "percent", "threshold" .PROG_FULL_THRESH_ASSERT_VAL(1000), .PROG_FULL_THRESH_NEGATE_VAL(999), .PROG_EMPTY_TYPE("threshold"), .PROG_EMPTY_THRESH_ASSERT_VAL(10), .PROG_EMPTY_THRESH_NEGATE_VAL(11) ) u_xpm_fifo_async ( .rst(rst), // Input reset signal .wr_clk(wr_clk), // Input write clock .rd_clk(rd_clk), // Input read clock .din(din), // Input [FIFO_WRITE_WIDTH-1 : 0] write data .wr_en(wr_en), // Input write enable .rd_en(rd_en), // Input read enable .dout(dout), // Output [FIFO_READ_WIDTH-1 : 0] read data .full(full), // Output full flag .empty(empty), // Output empty flag .prog_full(prog_full), // Output program full flag .prog_empty(prog_empty), // Output program empty flag .wr_rst_busy(wr_rst_busy), // Output write reset busy .rd_rst_busy(rd_rst_busy) // Output read reset busy ); ``` #### 3. 关键信号说明 - **rst**: 异步复位信号，用于清空 FIFO。 - **wr_clk**: 写时钟域，数据在此时钟下写入 FIFO。 - **rd_clk**: 读时钟域，数据在此时钟下从 FIFO 读出。 - **din**: 写入数据输入端口。 - **wr_en**: 写使能信号，高电平时允许写入。 - **rd_en**: 读使能信号，高电平时允许读取。 - **dout**: 读出数据输出端口。 - **full**: FIFO 满标志，当 FIFO 已满时为高电平。 - **empty**: FIFO 空标志，当 FIFO 已空时为高电平。 - **prog_full**: 程序满标志，当 FIFO 达到预设阈值时为高电平。 - **prog_empty**: 程序空标志，当 FIFO 达到预设阈值时为高电平。 #### 4. 注意事项 - **跨时钟域问题**: 由于异步 FIFO 涉及两个独立的时钟域（写时钟和读时钟），需要特别注意同步机制的设计。`XPM_CDC` 宏可以辅助解决跨时钟域信号传输的问题[^3]。 - **复位信号**: 确保复位信号在两个时钟域中都正确同步，避免亚稳态问题。 - **仿真验证**: 在综合前应进行全面的功能仿真和时序仿真，确保设计行为符合预期。 --- ###
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