数据结构算法笔记 从入门到放弃 （二）一篇文章读懂图

最新推荐文章于 2025-03-06 23:30:00 发布
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分类专栏： 学习笔记 文章标签： 数据结构 算法 图论
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版权

图（Graph）

为什么要使用图？

如果你有一个编程问题可以通过顶点和边表示出来，那么你就可以将你的问题用图画出来，然后使用著名的图算法（比如广度优先搜索 或者 深度优先搜索）来找到解决方案。

基本知识点

  • 阶（Order）、度：出度（Out-Degree）、入度（In-Degree）
  • 树（Tree）、森林（Forest）、环（Loop）
  • 有向图（Directed Graph）、无向图（Undirected Graph）、完全有向图、完全无向图
  • 连通图（Connected Graph）、连通分量（Connected Component）
  • 存储和表达方式：邻接矩阵（Adjacency Matrix）、邻接链表（Adjacency List）

与图相关的算法

  • 图的遍历：深度优先、广度优先
  • 环的检测：有向图、无向图
  • 拓扑排序
  • 最短路径算法：Dijkstra、Bellman-Ford、Floyd Warshall
  • 连通性相关算法：Kosaraju、Tarjan、求解孤岛的数量、判断是否为树
  • 图的着色、旅行商问题等

必会知识点

  • 图的存储方式：邻接矩阵、邻接列表

两种储存方式如何抉择？

假设 V 表示图中顶点的个数，E 表示边的个数。

所以，当图比较密集，顶点较少时，每一个顶点都和大多数其他顶点相连，那么相邻矩阵更合适。反之，在 稀疏图的情况下，每一个顶点都只会和少数几个顶点相连，这种情况下相邻列表是最佳选择。

  • 图的遍历（广度优先，深度优先）

二部图的检测、树的检测、华北的检测：有向图、无向图

拓扑排序

联合——查找算法

最短路径

SystemVerilog HVL：断言（System Verilog Assertion, SVA）介绍
Starry__的博客
03-25 1333
目录1. 断言在testbench扮演的角色自检机制功能覆盖2. 立即断言3. 并发断言 验证环境中，对于数据的检查可以通过scoreboard实现，那么如何实现对协议的检查呢？ driver和monitor是基于某种时序进行激励驱动和采样的，所以就需要检验DUT的时序是否符合要求，这个是SVA断言的主要用途。 1. 断言在testbench扮演的角色 对于测试平台testbench来说，它需要对DUT的功能进行验证，testbench的主要功能有激励产生、自检和功能覆盖三点。 激励产生好说，就是driv
【System Verilog and UVM基础入门22】SVA语法
TommiWei的博客
01-09 1019
父亲经常告诉我要夹着尾巴做人。
System Verilog 断言， SVA
最新发布
qq_33854057的博客
03-06 878
SystemVerilog Assertion（SVA）是 SystemVerilog 硬件描述语言的一个重要扩展，它提供了一种形式化的方式来描述和验证硬件设计的属性和行为。断言是对设计属性的一种描述，它定义了在特定条件下设计应该满足的行为。如果在仿真或形式验证过程中，设计的行为不符合断言所定义的属性，那么断言就会失败，从而提示设计中可能存在的问题。例如，在一个简单的加法器设计中，我们可以使用 SVA 来断言：当两个输入信号有效时，输出信号应该等于两个输入信号之和。
【system verilog】SV Assertion 断言
飓风_数字IC验证的博客
11-05 7551
system Verilog assert 断言总结
systemverilog之断言
xiyieba的博客
06-17 1万+
SystemVerilog Assertion(SVA)–断言 断言概述 一言以蔽之:断言是设计属性的描述。 如果一个在模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败。 如果一个被禁止在设计中出现的属性在模拟过程中发生，那么这个断言失败。 一系列的属性可以从设计的功能描述中推知，并且被转换成断言。这些断言能在功能的模拟中不断地被监视，从而可以得知设计的功能是否正确。 断言是一个“观测员”，它可以观测程序的状态，但它不会改变代码本身。 SystemVerilog集成了断言并且能
System Verilog断言
qq_40268672的博客
12-06 3076
断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列的故障上会产生警告或者错误提示。 断言用来检查模拟序列行为或者激励生成的正确性，断言作为功能验证的一种重要手段，可以脱离测试用例而覆盖测试点，所以断言覆盖率可以是功能覆盖率的一部分，完善的断言能为全面的功能覆盖率尺度打下良好的基础。 断言两个重要的时间点：采样时刻和匹配时刻，断言在 preponed 域采样，在observed 域执行检查
SystemVerilog中的断言(Assertion)
qq_40263454的博客
04-07 3535
1.简介SystemVerilog断言（SVA）主要是用于验证设计的行为，其主要功能有两点：在特定条件或事件序列的故障上生成警告或错误；收集功能覆盖率的数据。2.立即断言（Immediate Assertion）立即断言执行时如同过程语句，她在程序执行到这个程序块使立即执行，并且可以结合$fatal，$error，$warning和$info函数给出不同级别的消息提示。断言比if语句更加紧凑，且断言里面的逻辑跟if语句是相反的。设计者应该期望括号内的表达式为真，否则输出一个错误。
第2章 SystemVerilog断言
zzgnew的博客
06-27 2594
第2章 SystemVerilog断言 XtremeDV2018-04-19 17:42:065026收藏15 分类专栏：SVAsystem verilogSystemVerilog Assertions 2.1什么是断言？ 一个断言是一个检查你设计的规范，你要确保永不违反。如果规范被违反，您希望看到失败。 下面给出一个简单的例子。每当FRAME_无效（即变为高）时，最后数据相位（LDP_）必须被置位（即变为低）。这种检查对于纠正给定接口的功能是必不可少的。 SVA语言被...
【systemverilog】学习笔记--断言篇
跛子拜的博客
03-23 762
【systemverilog】学习笔记--断言篇断言1：判断信号值 断言1：判断信号值 CHECK_VALUE : assert property ( @(posedge clk) disable iff(!rst_n) \\屏蔽复位前的不定态 (a !== 1'bx) ) else $fatal ("ERROR : detected a X value !! \n"); ...
sva_lab_systemverilog语法_svalab_systemverilog_sva_systemverilog_源
10-02
SystemVerilog是一种强大的硬件描述语言（HDL），用于系统级设计、验证以及...通过"sva_lab"这样的资源，学习者能够全面掌握SystemVerilog的基本概念、语法结构以及断言的使用，从而在数字系统设计领域建立坚实的基础。
systemverilog 断言手册
06-06
本书描述了assertion的基本语法及用途，相信会给你带来些许帮助！
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本文基于systemverilog(UVM)对断言（assertion）进行了详细的介绍，举例说明了常见的断言语法，并基于APB给出断言实例。
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weixin_42160732的博客
08-07 3823
system verilog断言
systemverilog断言简介 形式验证 第3章
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03-02 4173
本章节介绍了用于形式验证的sva语言，可能不够完整，但对于初学者来说，足够去了解这么写checker。
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Jjh199611的博客
07-12 9139
断言（System Verilog Assertion 简称SVA）可以被放在RTL设计或验证平台中，方便在仿真时查看异常情况。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列出现异常情况，发生故障时，会产生警告或者错误提示。
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