- 博客(3)
- 收藏
- 关注
RSS订阅原创 [SVA知识点二]: System verilog 断言(assert)的基本介绍
sequence与property的异同任何sequence中的表达式都可以放到property中；任何在property中的表达式也可以搬到sequence中，但是只有在property中才能使用蕴含操作符 |->(立即检查), |=>(打一拍再检查)。property中可以例化其他property和sequence，sequence中也可以调用其他的sequence，但是不能例化property；property需要用 cover/assert/assume 等关键字进行实例化，而seque
2023-07-14 17:37:59
3648
1
原创 [SVA知识点一]: System verilog 断言(assert)的基本介绍
断言（System Verilog Assertion 简称SVA）可以被放在RTL设计或验证平台中，方便在仿真时查看异常情况。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。断言通常被称为序列监视器或者序列检验器，是对设计应当如何执行特定行为的描述，是一种嵌入设计检查。如果检查的属性（property）不是我们期望的表现，那么在我们期望事件序列出现异常情况，发生故障时，会产生警告或者错误提示。
2023-07-12 16:38:35
8959
2
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人