数据位宽转换（任意整数倍）设计——思路和源码

最新推荐文章于 2023-10-31 21:19:51 发布
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分类专栏： FPGA-Verilog技术专栏 Verilog 编程题 刷题 文章标签： 位宽转换 Verilog HDL 可综合实现
From Xu_Y_B
本文链接：https://blog.youkuaiyun.com/qq_43045275/article/details/127078907
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引言

FPGA设计中一旦遇到数据位宽转换的问题，比如外部UART通信送入的数据位宽为8，但是在后续模块使用时可能需要12位宽（1.5倍位宽转换），或者16位宽 （2倍位宽转换）。那么此时大家可能直接想到的就是使用 RAM IP核或者 FIFO IP 核实现位宽转换。但是既然准备写这个博客那肯定是要自己来弄，哈哈。本文基于移位寄存器设计该功能模块，并编写TEST BENCH进行验证。

本文主要是先做整数倍位宽变换的程序（小位宽——>大位宽）。

思路与时序分析

以移位寄存器为基本思路，以8位宽——>24位宽为例：

 哈哈，绘图可以说明一切~~，有问题可以在评论区交流呀。<

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### Verilog 中变量位宽截断的常见错误及解决方法 在 Verilog 设计中，由于未正确设置变量的位宽而导致的数据截断是一个常见的问题。这种错误通常发生在算术运算过程中，当结果超出目标寄存器所能容纳的最大范围时，高位会被自动丢弃。 #### 1. **常见错误示例** 假设两个 4-bit 的 `reg` 类型变量相加： ```verilog reg [3:0] a; reg [3:0] b; reg [3:0] result; initial begin a = 4'd8; // 十进制值 8 (二进制 0100) b = 4'd9; // 十进制值 9 (二进制 1001) result = a + b; // 结果应该是十进制 17 (二进制 10001)，但由于 result 是 4-bit 寄存器，只保留低 4 位即 0001 end ``` 在这个例子中，虽然计算的结果是 17 (`10001`)，但是因为 `result` 被声明为 `[3:0]`（只有 4 位），所以它无法存储完整的高 5 位数据，最终只会保存最低的有效部分 `0001`[^3]。 --- #### 2. **解决方法** 为了避免此类问题的发生，在设计阶段就需要充分考虑可能产生的最大数值，并据此分配足够的位宽给目标寄存器或信号线。例如，如果两个 n-bit 数字相加，则它们的和最多需要 \(n+1\) bits 来表示；如果是乘法操作，则两者的积至少需要两者总宽度之和来储存完整的信息。 继续以上述情况为例改进代码如下所示： ```verilog reg [3:0] a; reg [3:0] b; // 将 result 定义成能够承载最高有效位的大小 reg [4:0] result; initial begin a = 4'd8; b = 4'd9; result = a + b; // 正确显示 'd17 或者十六进制 h11 end ``` 通过增加 `result` 到 5-bits 长度，可以确保不会发生任何数据损失的情况。 另外需要注意的是，在某些情况下即使源码看起来已经考虑到所有可能性仍可能出现意外行为——这往往涉及到更复杂的表达式求解过程中的隐含转换规则。因此熟悉并掌握好 self-determined 和 context-determined 表达式的概念及其应用就显得尤为重要了[^2]。 --- #### 3. **进一步注意事项** 除了简单的加减之外，其他类型的数学运算也可能引发类似的隐患。比如无符号整数之间的乘除关系同样要求开发者提前规划好相应的缓冲空间以免溢出风险。下面给出另一个关于乘法的例子作为补充说明: ```verilog reg [3:0] multiplier_a; reg [3:0] multiplier_b; reg [7:0] product_result; always @(*) begin multiplier_a = 4'b1111; // 即十进制下的 15 multiplier_b = 4'b1111; // 同样代表 15 product_result = multiplier_a * multiplier_b;// 应该得到 225 ('hE1), 这里我们预留了充足的 8bits 存储区域以防万一. end ``` 这里可以看出，尽管原始因子均为四位长度，但其产物却达到了八位级别，再次验证了之前提到的原则：**对于任意一次乘法动作而言，预期输出应当具备等于或者大于输入端口合计数量级的能力**。 ---
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