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在路上-正出发
自勉：故余虽愚，卒获有所闻
热爱：ASIC以及FPGA数字设计
学历：NJUST EI 本/硕
语言：Verilog HDL、Matlab、Tcl、Python、SystemVerilog、Perl
闲暇：
-1- 翻译书籍《Static Timing Analysis for Nanometer Designs》（关于静态时序分析），已4万字
-2- 翻译书籍《Low Power Methodology Manual》（关于低功耗设计方法学），已完结
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FFT IP核 使用教程 （源码）
目录前言一、IP 配置1、IP 检索2、Configuration Tab3、Implementation Tab4、Detailed Implementation Tab二、IP 封装三、IP 验证四、MATLAB代码参考声明前言在目前的数字信号处理（DSP）领域，对于离散数据的分析或者数字数字信号处理的一些算法都会涉及到FFT运算。因此在FPGA平台上实现某些算法时就需要用到FFT IP核。本文就XILINX 公司 FFT IP核的配置、使用、验证等做一.原创 2021-09-14 22:26:26 · 990 阅读 · 0 评论
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DDR3 数据传输 （六）
本文在前文设计的基础上，给出板级验证。原创 2023-01-02 21:56:42 · 1039 阅读 · 0 评论 -
DDR3 数据传输 （五）
本文基于XILINX IP 核设计一个DDR3数据读写读写模块，包含设计实现过程以及仿真验证、板级验证。原创 2023-01-02 17:50:25 · 1153 阅读 · 1 评论 -
DDR3 数据传输 （四）
本文介绍 MIG IP 的AXI接口。原创 2023-01-01 14:39:05 · 1728 阅读 · 0 评论 -
DDR3 数据传输 （三）
本文将继续介绍DDR3数据传输过程的读写时序问题。原创 2021-09-20 15:48:07 · 2565 阅读 · 0 评论 -
DDR3 数据传输 （二）
本文主要介绍 MIS IP 核相关的接口（非AXI4接口）含义。原创 2021-09-19 15:50:24 · 1712 阅读 · 0 评论 -
DDR3 数据传输 （一）
本篇文章就MIG IP核的配置做详细阐述。原创 2021-09-07 16:49:39 · 2224 阅读 · 0 评论 -
Serial RapidIO Gen2 IP 说明（四）
前言 本文续前文，开始介绍 IP的设计方法。前文目录：前文目录一、总体设计概要1、事务类型参考说明【1】Serial RapidIO Gen2【2】RapidIO ™ Interconnect Specification Part 1: Input/Output Logical Specification...原创 2021-11-16 19:27:15 · 2780 阅读 · 0 评论 -
Serial RapidIO Gen2 IP 说明（三）
前言 继续接着上篇文章，介绍Serial RapidIO Gen2 IP 的具体端口信息。一、端口描述1、缓冲设计接口2、物理层接口参考说明【1】Serial RapidIO Gen2 v4.1https://china.xilinx.com/content/dam/xilinx/support/documentation/ip_documentation/srio_gen2/v4_1/pg007_srio_gen2.pdf...原创 2021-11-08 08:00:35 · 1133 阅读 · 0 评论 -
Serial RapidIO Gen2 IP 说明（二）
目录前言一、端口描述1、逻辑层1、消息端口2、用户自定义端口3、维护端口4、状态信号5、配置结构接口LOG Configuration Register端口6、传输接口参考说明前言 续前文，继续介绍 Serial RapidIO Gen2 IP 逻辑层接口。一、端口描述1、逻辑层1、消息端口单独的消息传递端口遵循 发起/目标 形式。结构如下图，对比上文的 发起/目标 的结构，二者结构相同 ，对应端口...原创 2021-11-01 10:16:38 · 593 阅读 · 0 评论 -
Serial RapidIO Gen2 IP 说明（一）
概述 高速IO（RapidIO）互联架构，用来兼容当前最流行的集成通信处理器、主处理器、联网的数字信号处理器，是一种高性能、分组交换（报文交换）的互联技术。它解决了高性能嵌入式产业稳定性、高带宽以及系统内部更快的总线速率的需求。 高速IO（RapidIO）标准由三层定义：逻辑层、传输层、物理层。逻辑层定义了所有的协议内容和报文格式。这些是终端发起和完成一次传输所必需的信息。传输层提供了报文从一个端点传输到另外一个端点必要的路线信息。物理层则描述了设备级的端口声明，如报...原创 2021-10-25 10:51:37 · 1203 阅读 · 0 评论 -
CORDIC IP 使用教程（一）
前言一、参考说明【1】原创 2021-10-11 09:49:07 · 1088 阅读 · 0 评论 -
CORDIC IP 使用教程（二）
前言一、IP 配置二、IP 封装三、IP 验证原创 2021-10-18 14:50:10 · 1066 阅读 · 0 评论 -
MIPI D-PHY IP 使用说明（二）
前言 本文承接前文：%%。继续介绍 该 IP 核的设计。 IP核版本 ：v4.1 建议PC端查看~一、原创 2021-10-04 10:11:48 · 1435 阅读 · 6 评论 -
MIPI D-PHY IP 使用说明（一）
目录前言一、IP 特点二、IP 可用性三、IP 总览四、IP 声明五、IP 结构六、IP 分流桥 模式七、端口描述1、PPI 接口信号 1、常规 PPI控制信号 2、发送模式 时钟通道 高速 PPI 信号 3、发送模式 时钟通道 逃逸模式PPI 信号 4、发送模式 数据通道 高速 PPI 信号 5、发送模式 数据通道 控制接口PPI 信号 6、发送模式 ...原创 2021-09-27 08:49:06 · 1829 阅读 · 0 评论 -
Clocking Wizard IP 使用教程（源码）
前言一、IP 配置二、IP 封装三、IP 验证参考说明[1].Clocking Wizard v6.0 LogiCORE IP Product Guide原创 2021-09-20 22:07:45 · 2227 阅读 · 0 评论 -
FIR Compiler IP核 使用简介（简单入门级）
目录前言一、IP 核配置1、总览2、检索 IP3、Filter Options Tab4、Channel Specification Tab5、Implementation Tab6、Detailed Implementation Tab7、Interface Tab8、Summary Tab二、IP 核封装三、仿真验证四、MATLAB 代码参考说明前言FIR 滤波器在数字信号处理领域发挥着重要的作用。本文就XILINX公司的 FIR IP核的原创 2021-09-08 21:00:17 · 3883 阅读 · 2 评论 -
Complex Multiplier IP 使用教程（源码）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言 一、pandas是什么？ 二、使用步骤 1.引入库 2.读入数据 总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分原创 2021-09-03 21:22:19 · 1783 阅读 · 0 评论 -
DDS IP核 使用教程（源码）
文章目录前言 一、pandas是什么？ 二、使用步骤 1.引入库 2.读入数据 总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤1.引入库代码如下（示例）：...原创 2021-08-28 15:24:42 · 728 阅读 · 0 评论 -
Block Memory Generator IP核 使用教程（源码）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言 一、pandas是什么？ 二、使用步骤 1.引入库 2.读入数据 总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、pandas是什么？示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分原创 2021-08-22 22:13:22 · 3288 阅读 · 1 评论 -
FPGA技术——FIFO IP核你学废了吗？
目录前言FIFO（First In First Out），在FPGA设计过程经常用到。常见的应用场景有以下几个方面：数据产生速率和数据接收速率不匹配（不相等）； 发送的数据位宽与接收的数据位宽不匹配； 异步时钟域数据传输（高速时钟域—>低速时钟域、低速时钟域—>高速时钟域）；当我们清楚FIFO本身的机理，完全可以自己用硬件描述语言（VHDL、Verilog等）写一个FIFO进行使用，但是编写代码、功能调试、时序约束等会耗费我们很多宝贵的时间。对于一个工程项目来说，开发周期越原创 2021-08-14 01:01:10 · 633 阅读 · 1 评论