Verilog HDL 语法整理
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整理Verilog HDL 常用语法。
在路上-正出发
自勉：故余虽愚，卒获有所闻
热爱：ASIC以及FPGA数字设计
学历：NJUST EI 本/硕
语言：Verilog HDL、Matlab、Tcl、Python、SystemVerilog、Perl
闲暇：
-1- 翻译书籍《Static Timing Analysis for Nanometer Designs》（关于静态时序分析），已4万字
-2- 翻译书籍《Low Power Methodology Manual》（关于低功耗设计方法学），已完结
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