IC 笔试真题之吾见——华为实习（1）

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分类专栏： IC 笔试真题之吾见 Verilog 编程题 刷题 文章标签： IC笔试 真题 华为实习 逻辑岗位 工作
于 2022-04-08 12:32:09 首次发布
From Xu_Y_B
本文链接：https://blog.youkuaiyun.com/qq_43045275/article/details/124010688
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本文是作者创建的《IC真题之吾见》专栏的第一篇，通过分享华为实习设计岗位笔试题目，探讨时序分析、逻辑门、FPGA配置、UVM等知识点，旨在以题代练，帮助读者准备IC相关面试。文章分析了时序分析中的恢复时间、数据skew、门控时钟等概念，并解答了逻辑门、CPLD与FPGA的区别、Verilog HDL操作符优先级等相关问题。

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前言

今天（2022 04 07）刚建立了一个专栏《IC真题之吾见》，准备记录一些IC真题的见解，为以后找工作做一点准备。

刷题绝不是目的，以题代练，以题代学。

题目来自师兄申请 华为实习“设计”岗位 的笔试真题。

见解大部分来自自己学习的理解，也有部分超纲知识是网络检索得到，希望可以多多在评论区留言交流，共同进步！

有问题的地方也希望可以直接批评指正！

后面也会同步更新此专栏！

建议PC端或Pad端查看！

1、下列有关时序分析的描述正确的是()
A. recovery时间，是指异步控制信号在有效时钟沿到达之后必须保持稳定的时间
B.时钟信号的建立时间裕度的计算方法是基于数据的到达时间和数据的需要时间
C.下面的公式用来计算最大数据达到skew : Maximum Data Arrival Skew = Shortest Data Arrival Path - L

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