qq_42712308的博客

话不多说，直接测试1. OUTPUT：LVDS_TX2. SDR：代表着速率，测试选的SDR3. 8：串换因子，就是一对LVDS转化几bit的并行数据（和后面的clk，clk_div有关系）4. 8：8对LVDS5. LVDS都是差分电压，这个根据板卡上的电压选择6. 类型肯定是差分的1. 内部时钟2. 外部时钟（板子上的）第三页直接默认下面说一下测试过程发送端1. 发送的数据（同步码需要发送十几个周期，后面是递增数）2. 串行数据的时钟

外部设备连接接口包括外部存储器连接接口（EMIF）、主机接口（HPI）等。外部存储器接口主要用来同并行存储器连接，这些存储器包括SDRAM、SBSRAM、Flash、SRAM存储器等，外部存储器接口还可以同外部并行设备进行连接，这些设备包括并行A/D、D/A转换器、具有异步并行接口的专用芯片，并可以通过外部存储器接口同FPGA、CPLD等连接；主机接口主要用来为主控CPU和C55x处理器之间提供一条方便、快捷的并行连接接口，这个接口用来对DSP进行控制、程序加载、数据传输等工作。通常情况下，FPGA是作

项目框架问题1：底板供电OK，核心板不能供电原因：核心板卡上的R209的10K的电阻过于大，导致5V的电压不能使电源芯片正常工作解决：修改电阻为820R后，电源芯片正常工作，核心板供电正常问题2：底板，核心板供电OK，Z7的PS在加载bit过程中，电流为1.05A~1.08A，加载至99%，电流会往下降至0.68A左右，然后恢复成1.06A，SDK报错如下：原因：核心板卡上的Z7供电不足导致程序最后加载的时候，Z_VCC_1.0V拉低，导致后面的电压不正常（下图是Z7

本次工程是用PL端控制PS的DDR，下面是一些过程1. 创建一个ZYNQ核选择高速互联总线，因为DDR速率比较快，所以PS与PL端的交互，我们选择HP，高速AXI连接，位宽选择32，和DDR位宽保持一致即可2. 勾选Enable DDR，选中DDR的型号，还有Width，我选的是32，可以根据个人情况进行选择，其他都是默认的，点击确定3. 我们设置的HP端口是AXI3的端口，我们要使用的是AXI4，所以我们需要一个AXI互联桥把AXI3转成AXI4，我们在IP添加的一栏中搜索：AXI

这是不补全esle的代码对应的RTL这是不补全esle的代码对应的RTL通过对比得知：因为少一个else，软件检测不到else后的输出是什么样的，所以自动添加了一个锁存器将该输出锁住相反，我们补全else后，因为我们对输出的状态标明了，所以RTL图中没有刚才的锁存器了如果我们在更复杂的逻辑中，用到大量的if else语句，那么就会多出很多不必要的锁存器所以我觉得写逻辑的时候，每一个if 都要对应一个else...

FPGA上对应的高速BANK一般都是固定的 BANK111-118，下面就来说一下怎么使用VIVADO中IBERT核去检验高速BANK是否能正常工作如上图所示，在IP搜索中输入IBERT，速度，位宽 ，时钟根据你自己的需求进行选择。Quad PLL记得勾选。如上图所示，选择你要测试的BANK，速度。如上图所示，Source一栏中选中你要测试的BANK，然后ok，生成IP核，IP核生成后，右键点击IP核，Open IP Example Design，生成测试例程，综合，实现，生成.