qq_42712308的博客

项目框架问题1：底板供电OK，核心板不能供电原因：核心板卡上的R209的10K的电阻过于大，导致5V的电压不能使电源芯片正常工作解决：修改电阻为820R后，电源芯片正常工作，核心板供电正常问题2：底板，核心板供电OK，Z7的PS在加载bit过程中，电流为1.05A~1.08A，加载至99%，电流会往下降至0.68A左右，然后恢复成1.06A，SDK报错如下：原因：核心板卡上的Z7供电不足导致程序最后加载的时候，Z_VCC_1.0V拉低，导致后面的电压不正常（下图是Z7

s/pdif音频输出本设计是模拟I2S音频数据，通过XILINX的spdif/AES3的IP输出音频，插上耳机可以听到嘀嘀嘀的声音I2S接口，其一个音频帧为64bit，包含左右2个声道，1个声道为32bit；传输格式为标准的I2S格式，如下图，I2S的左右声道中32bit中只有24bit有效，其中MSB(最高有效位)在前，且每个声道的第1个有效bit从第2个clk算起；另外可以看到LRCK和SDATA都是在SCLK的下降沿发生变化(数据中心对齐)，在接收端可以直接通过上升沿去采样。LRCK为左右声道（

[Place 30-640] Place Check : This design requires more RAMB36/FIFO cells than are available in the target device. This design requires 145 of such cell types but only 140 compatible sites are available in the target device. Please analyze your synthesis re

这是不补全esle的代码对应的RTL这是不补全esle的代码对应的RTL通过对比得知：因为少一个else，软件检测不到else后的输出是什么样的，所以自动添加了一个锁存器将该输出锁住相反，我们补全else后，因为我们对输出的状态标明了，所以RTL图中没有刚才的锁存器了如果我们在更复杂的逻辑中，用到大量的if else语句，那么就会多出很多不必要的锁存器所以我觉得写逻辑的时候，每一个if 都要对应一个else...

FPGA上对应的高速BANK一般都是固定的 BANK111-118，下面就来说一下怎么使用VIVADO中IBERT核去检验高速BANK是否能正常工作如上图所示，在IP搜索中输入IBERT，速度，位宽 ，时钟根据你自己的需求进行选择。Quad PLL记得勾选。如上图所示，选择你要测试的BANK，速度。如上图所示，Source一栏中选中你要测试的BANK，然后ok，生成IP核，IP核生成后，右键点击IP核，Open IP Example Design，生成测试例程，综合，实现，生成.

MicroBlaze中锁相环时钟的修改双击管脚，修改时钟参数

笔者在上个项目用到了MicroBlaze软核，最后在固化程序的时候遇到了一些问题，后来用下面的方式基本每次都能固化成功，下面和大家分享一下。1.首先找到工程中SDK对应的EIF文件，当前文件生成的时间是最近一次生成的时间。2.打开Vivado工程，打开左上方的File文件，打开Export，打开Export Hardware，勾选一下，OK，如果后面有对话框，一直点OK，这一步是将bit文件输出至SDK中。3.打开左上方的File文件，打开Launch SDK，点OK，打开SDK。.