qq_41200467的博客

本人在大学时主要学的是FPGA、参加工作一开始是做FPGA开发，也算是科班出身。后来升职了，就做基于FPGA的系列仪表产品开发，再后来FPGA相关的产品全都没卖出去，反而接了一个基于MCU的安全级的国产化科研项目，一做就是5年，直到2021年底这个项目做完了，2022年我换工作到现在的公司继续搞FPGA开发，到现在已将近一年，我也再次熟悉了FPGA开发。

翻出以前学校发的EDA书，书是当时我们的老师谭老师自己写的书，重新看一遍，老师要我们掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。大规模可编程逻辑器件：根据开发板选择学习手里现有的ZYNQ。硬件描述语言：根据工作需要，选择Verilog。软件开发工具：根据已选的ZYNQ选择其配套的开发环境Vivado和SDK。实验开发系统：用开发板代替，开发板比较贵，就选择手里有的米联客Z7010板子。

Vivado和SDK是开发ZYNQ 7000系列的集成开发环境。Vivado的功能包括代码编辑、仿真、综合、实现、生成bit文件等FPGA开发全流程所需的功能；SDK用于开发ZYNQ上的ARM处理器的程序。我选择开发板教程中所使用的Xilinx_Vivado_SDK_2018.3，安装程序会将Vivado、SDK、DocNav等全部装好，安装后直接在C盘放license破解。

Modelsim的仿真功能强大，可以做一些仿真。不同版本中，新版本的感觉比老版本要快，所以尽可能安装更新版本的。我在野火FPGA开发板的资料包里找到了ModelSim_10.5se，是我手里有的最新的版本，那就安装这个版本吧。

按照EDA书上所说，老师要我们掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。首先从大规模可编程逻辑器件开始，我本次学习选择的器件是ZYNQ 7010，具体型号位XC7Z010CLG400-1，厂家给它的名字叫做Zynq-7000 All Programmable SoC，全可编程片上系统。芯片的结构PS部分的摘要PL部分的摘要PS-PL互联部分的摘要。

ZYNQ-7000的PS核心是基于ARM Cortex-A9内核的处理器，同时片上还有片上RAM（on-chip memory），外部RAM接口（external memory interfaces），还有一系列外围接口。

ZYNQ-7000的PL相当于A7或者K7，其中低配相当于A7，高配相当于K7，资源有可编程逻辑块CLB、时钟管理MMCM/PLL、块RAM、DSP、IO、收发器、ADC，某些支持PCIe的型号还有Endpoint/Root接口。

CLB与Slice，Slice的分类，CLB资源数，CLB的排布。

根据EDA书中的描述：“假设我们需要建造一栋楼房，第一，我们需要进行‘建筑设计’——用各种设计图纸把我们的建筑设想表示出来；第二，我们要进行‘建筑预算’——根据投资规模、拟建楼房的结构及有关建房的经验数据等计算需要多少基本建筑材料（如砖、水泥、预制块、门、窗户等）；第三，根据建筑设计和建筑预算进行‘施工设计’——这些砖、水泥、预制块、门、窗户等具体砌在房子的什么部位，相互之间怎样连接；第四，根据施工图进行‘建筑施工’——将这些砖、水泥、预制块、门、窗户等按照规定施工建成一栋楼房；

我所使用的开发板的资料中，是使用vivado2018.3作为开发环境；我的工作中，是使用vivado2018.2作为开发环境，我个人猜测2018.3和2018.2差别不大，所以本次学习中直接使用开发板资料中的2018.3版本。通过看书，以及查阅vivado的文档，可以了解到，对于Vivado IDE的使用，主要的介绍内容在《UG893 Vivado Design Suite打开Vivado开始界面主界面。

根据xilinx的《ug910-vivado-getting-started》和米联客的《基于 ZYNQ 的 FPGA 基础入门》，使用Vivado建立一个工程，并了解建立工程中涉及的相关知识。创建工程创建文件。

在上一次的学习内容《Vivado建立工程》的基础上，我已经有一个工程了，现在以1位全加器的设计过程来举例说明Verilog HDL程序的设计以及在Vivado上进行程序设计的过程。编写Verilog代码仿真RTL分析。

以一个触发器输出选择电路为例，了解Verilog程序的基本结构和基本特性。module的组成硬件描述语言的描述风格。