学习使用Vivado和SDK进行Xilinx ZYNQ FPGA开发 | （十一）Vivado建立工程 | 2023.11.1/星期三/天气晴

最新推荐文章于 2024-12-16 15:00:15 发布

杨肉师傅

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分类专栏：学习Xilinx ZYNQ FPGA开发文章标签： fpga开发学习

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本文详细介绍了使用Vivado和SDK进行XilinxZYNQFPGA开发的过程，包括新建工程、设置参数、添加工程文件及ZYNQ-7000芯片资源的理解。通过一步步指导，帮助读者开始FPGA开发之旅。

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摘要

根据xilinx的《ug910-vivado-getting-started》和米联客的《基于 ZYNQ 的 FPGA 基础入门》，使用Vivado建立一个工程，并了解建立工程中涉及的相关知识。包括：

创建工程
创建文件

一、使用Vivado新建工程

打开vivado后，点击create project。
在这里插入图片描述
弹出create a new Vivado project界面，直接点击next。

弹出project name界面，填好工程名称，选择好工程路径，点击next。
可以勾选上create project subdirectory，这样就可以在这个路径下单独生成一个工程名称对应的子文件夹，以便于与其他工程分开文件夹存放。
在这里插入图片描述
弹出project type界面，选择好工程类型，点击next。
这里选择RTL project，然后把不添加源文件勾上，后面再自己新建源文件。

弹出default part界面，选择parts里面的XC7Z010clg400-1，也就是我现在使用这块开发板上使用的ZYNQ芯片的对应的型号，点击next。
为了方便快速找到这具体的型号，可以在上面filters选择一些筛选条件，或者直接在search中进行搜索。
在这里插入图片描述
弹出new project summary界面，再次确认一下配置没啥问题，点击finish。

二、添加工程文件

进入vivado的界面，此时工程中还没有源文件。
在这里插入图片描述
整个开发，按照左边流程导航，一步一步点就可以了。
先从project manager开始，点击add sources，添加文件。

弹出add sources界面，选择add or create design sources，点击next。

弹出add or create design sources界面，先点击create file，创建文件。
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弹出create source file界面，输入file name之后点确认。

回到add or create design sources界面，此时新创建的文件在列表里，点击finish。

弹出define module界面，这里给出了默认的module名称，可以修改，下面的io prot definitions可以预先定义IO口，这里先不做修改，直接点ok。
在这里插入图片描述
弹出define mode的提示，直接点OK。

添加文件完成，此时design sources里面多了一个文件，就是刚才这个文件，由于只有一个文件，所以这个文件默认被设做top文件了。
点击文件，打开，可以看到文件中有一些预定义的内容，包括’timescale、文件头注释、module等。
在这里插入图片描述