时序分析基础（2）——建立时间分析

1 建立时间

  在时序分析基础一里面有建立时间时指采样沿与数据开始的时间差。下面我们分析一下在实际情况中的建立时间。

2 路径中的实际延迟考虑

图一:实际电路中的延迟

由图可以看出，在实际电路中，时钟路径的延迟由$T_{clk1}$与$T_{clk2}$ 。而数据路径的延迟有$T_{co}$、$T_{data}$、$T_{su}/T_h$。它们分别代表的含义如下：
  （1）$T_{clk1}$：指的是专用时钟管脚到寄存器reg1的延时。
  （2）$T_{clk2}$：指的是专用时钟管脚到寄存器reg2的延时。
  上面两个时钟延时很小，因为它在FPGA中有专门的全局时钟网络走线，确保时钟到达每个寄存器之间的时间尽量保持一致，减小时钟偏斜。时钟在节点扇出到各个寄存器中。
  时钟偏斜：描述的是源端寄存器与目的端寄存器之间的这个时钟的延时差
  （3）$T_{data}$：既表示数据传输路径的延时，也表示数据在寄存器之间的组合逻辑延时（如加减与或非等）。
  （4）$T_{co}$：时钟到来后，数据由D端到达Q端的时间。
  以上的两个时间则是数据的传输延迟，其中 T c o