时序约束（二）： input delay约束和output delay约束

一、input delay约束

在千兆以太网数据收发项目中，RGMII的数据输入方式为DDR，源同步输入方式，可以用之前提到的分析模型进行约束。 

在时序约束原理中我们提到，input delay约束的就是发射沿lunch到数据有效的延时，根据时序图得到：

         LrMax = Tco max + Td_bd max -（Tc_d + Tc_bd） ------分析建立时间时序

         LrMin   = Tco min + Td_bd min -（Tc_d + Tc_bd）  ------分析保持时间时序

一般在input delay分析中，我们默认Td_bd ==Tc_bd，并不考虑Tc_d。因此LrMax和LrMin就指的是上游器件输出数据和输出时钟的延时。

PHY芯片datasheet中时序图如下，图中的TskewR==2ns是时钟信号相对于数据信号的延时。数据线之间的SKEW未知，我们假设为0.2ns。

可以得到：

                                 LrMax = 2 + skew/2 = 2.1

                                 LrMin = 2 - skew/2 = 1.9

接下来就可以在工具中进行约束。首先，打开Open Implementation----->Edit Timing constraints。

然后选择Set Input delay，点击加号“+”添加约束信息。